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文件名称:Logic_verilog

  • 所属分类：
    Embeded-SCM Develop
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2012-11-16
  • 文件大小：
    2.11mb
  • 已下载：
    0次
  • 提 供 者：
    雪***
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
电信下载 联通下载
别用迅雷、360浏览器下载。
如迅雷强制弹出，可右键点击选“另存为”。
失败请重下，重下不扣分。
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

这是我FPGA开发吧上的例程，想学FPGA的就看看一下吧，是一些很基础的例程。-This is my routine on the FPGA development it wanted to learn about FPGA' s to see it, is some very basic routine.
(系统自动生成,下载前可以参看下载内容)

下载文件列表

Logic_verilog/_18_ds18b20_seg7.zip
Logic_verilog/工程索引.txt
Logic_verilog/_10_beep_matrixKeyboard/beep_test.asm.rpt
Logic_verilog/_10_beep_matrixKeyboard/beep_test.done
Logic_verilog/_10_beep_matrixKeyboard/beep_test.fit.rpt
Logic_verilog/_10_beep_matrixKeyboard/beep_test.fit.smsg
Logic_verilog/_10_beep_matrixKeyboard/beep_test.fit.summary
Logic_verilog/_10_beep_matrixKeyboard/beep_test.flow.rpt
Logic_verilog/_10_beep_matrixKeyboard/beep_test.map.rpt
Logic_verilog/_10_beep_matrixKeyboard/beep_test.map.summary
Logic_verilog/_10_beep_matrixKeyboard/beep_test.pin
Logic_verilog/_10_beep_matrixKeyboard/beep_test.qpf
Logic_verilog/_10_beep_matrixKeyboard/beep_test.qsf
Logic_verilog/_10_beep_matrixKeyboard/beep_test.qws
Logic_verilog/_10_beep_matrixKeyboard/beep_test.sof
Logic_verilog/_10_beep_matrixKeyboard/beep_test.tan.rpt
Logic_verilog/_10_beep_matrixKeyboard/beep_test.tan.summary
Logic_verilog/_10_beep_matrixKeyboard/src/2C8 管脚.txt
Logic_verilog/_10_beep_matrixKeyboard/src/BEEP 原理图.png
Logic_verilog/_10_beep_matrixKeyboard/src/beep_test.v
Logic_verilog/_10_beep_matrixKeyboard/src/matrixKeyboard_drive.v
Logic_verilog/_10_beep_matrixKeyboard/src/音调的频率表.gif
Logic_verilog/_11_lcd1602_test/lcd1602_test.asm.rpt
Logic_verilog/_11_lcd1602_test/lcd1602_test.done
Logic_verilog/_11_lcd1602_test/lcd1602_test.fit.rpt
Logic_verilog/_11_lcd1602_test/lcd1602_test.fit.smsg
Logic_verilog/_11_lcd1602_test/lcd1602_test.fit.summary
Logic_verilog/_11_lcd1602_test/lcd1602_test.flow.rpt
Logic_verilog/_11_lcd1602_test/lcd1602_test.map.rpt
Logic_verilog/_11_lcd1602_test/lcd1602_test.map.summary
Logic_verilog/_11_lcd1602_test/lcd1602_test.pin
Logic_verilog/_11_lcd1602_test/lcd1602_test.qpf
Logic_verilog/_11_lcd1602_test/lcd1602_test.qsf
Logic_verilog/_11_lcd1602_test/lcd1602_test.qws
Logic_verilog/_11_lcd1602_test/lcd1602_test.sof
Logic_verilog/_11_lcd1602_test/lcd1602_test.tan.rpt
Logic_verilog/_11_lcd1602_test/lcd1602_test.tan.summary
Logic_verilog/_11_lcd1602_test/src/2C8 管脚.txt
Logic_verilog/_11_lcd1602_test/src/LCD1602 原理图.png
Logic_verilog/_11_lcd1602_test/src/LCD1602 状态机.jpg
Logic_verilog/_11_lcd1602_test/src/lcd1602_drive.v
Logic_verilog/_11_lcd1602_test/src/lcd1602_test.v
Logic_verilog/_11_lcd1602_test/src/row1_val和row2_val中字符地址.png
Logic_verilog/_12_lcd1602_clock/lcd1602_clock.asm.rpt
Logic_verilog/_12_lcd1602_clock/lcd1602_clock.done
Logic_verilog/_12_lcd1602_clock/lcd1602_clock.fit.rpt
Logic_verilog/_12_lcd1602_clock/lcd1602_clock.fit.smsg
Logic_verilog/_12_lcd1602_clock/lcd1602_clock.fit.summary
Logic_verilog/_12_lcd1602_clock/lcd1602_clock.flow.rpt
Logic_verilog/_12_lcd1602_clock/lcd1602_clock.map.rpt
Logic_verilog/_12_lcd1602_clock/lcd1602_clock.map.smsg
Logic_verilog/_12_lcd1602_clock/lcd1602_clock.map.summary
Logic_verilog/_12_lcd1602_clock/lcd1602_clock.pin
Logic_verilog/_12_lcd1602_clock/lcd1602_clock.qpf
Logic_verilog/_12_lcd1602_clock/lcd1602_clock.qsf
Logic_verilog/_12_lcd1602_clock/lcd1602_clock.qws
Logic_verilog/_12_lcd1602_clock/lcd1602_clock.sof
Logic_verilog/_12_lcd1602_clock/lcd1602_clock.tan.rpt
Logic_verilog/_12_lcd1602_clock/lcd1602_clock.tan.summary
Logic_verilog/_12_lcd1602_clock/src/2C8 管脚.txt
Logic_verilog/_12_lcd1602_clock/src/ASCII码表.png
Logic_verilog/_12_lcd1602_clock/src/LCD1602 原理图.png
Logic_verilog/_12_lcd1602_clock/src/LCD1602 状态机.jpg
Logic_verilog/_12_lcd1602_clock/src/div_50M.v
Logic_verilog/_12_lcd1602_clock/src/lcd1602_clock.v
Logic_verilog/_12_lcd1602_clock/src/lcd1602_drive.v
Logic_verilog/_12_lcd1602_clock/src/row1_val和row2_val中字符地址.png
Logic_verilog/_13_vga_color_slip/640x480_60_25M/vga_test.asm.rpt
Logic_verilog/_13_vga_color_slip/640x480_60_25M/vga_test.done
Logic_verilog/_13_vga_color_slip/640x480_60_25M/vga_test.dpf
Logic_verilog/_13_vga_color_slip/640x480_60_25M/vga_test.fit.rpt
Logic_verilog/_13_vga_color_slip/640x480_60_25M/vga_test.fit.smsg
Logic_verilog/_13_vga_color_slip/640x480_60_25M/vga_test.fit.summary
Logic_verilog/_13_vga_color_slip/640x480_60_25M/vga_test.flow.rpt
Logic_verilog/_13_vga_color_slip/640x480_60_25M/vga_test.map.rpt
Logic_verilog/_13_vga_color_slip/640x480_60_25M/vga_test.map.summary
Logic_verilog/_13_vga_color_slip/640x480_60_25M/vga_test.pin
Logic_verilog/_13_vga_color_slip/640x480_60_25M/vga_test.qpf
Logic_verilog/_13_vga_color_slip/640x480_60_25M/vga_test.qsf
Logic_verilog/_13_vga_color_slip/640x480_60_25M/vga_test.qws
Logic_verilog/_13_vga_color_slip/640x480_60_25M/vga_test.sof
Logic_verilog/_13_vga_color_slip/640x480_60_25M/vga_test.tan.rpt
Logic_verilog/_13_vga_color_slip/640x480_60_25M/vga_test.tan.summary
Logic_verilog/_13_vga_color_slip/640x480_60_25M/src/2C8 管脚.txt
Logic_verilog/_13_vga_color_slip/640x480_60_25M/src/640x480@60.png
Logic_verilog/_13_vga_color_slip/640x480_60_25M/src/VGA Signal Timing.url
Logic_verilog/_13_vga_color_slip/640x480_60_25M/src/VGA 原理图.png
Logic_verilog/_13_vga_color_slip/640x480_60_25M/src/disp_color_slip.v
Logic_verilog/_13_vga_color_slip/640x480_60_25M/src/pll_CLOCK_25.ppf
Logic_verilog/_13_vga_color_slip/640x480_60_25M/src/pll_CLOCK_25.qip
Logic_verilog/_13_vga_color_slip/640x480_60_25M/src/pll_CLOCK_25.v
Logic_verilog/_13_vga_color_sli

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