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文件名称:seg

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2012-11-16
  • 文件大小：
    21.07kb
  • 已下载：
    0次
  • 提 供 者：
    bad***
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

用verilog语言实现数码管控制工作，有问题可以qq咨询，516998649-use the verilog language to drive the seg
(系统自动生成,下载前可以参看下载内容)

下载文件列表

SEG7_LUT.v
SEG7_LUT.asm.rpt
SEG7_LUT.done
SEG7_LUT.dpf
SEG7_LUT.fit.rpt
SEG7_LUT.fit.summary
SEG7_LUT.flow.rpt
SEG7_LUT.map.rpt
SEG7_LUT.map.summary
SEG7_LUT.pin
SEG7_LUT.qpf
SEG7_LUT.qsf
SEG7_LUT.qws

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