在设计仿真激励文件是，为了满足和外部芯片接口的时序要求，经常会用到延时赋值语句，由于不同的延时赋值语句在仿真过程中行为不同，会产生不同的激励输出，如果不认真区分不同表达式引起的差异，就可能产生错误的激励，无法保证仿真结果的正确，本文就是区分各种延时赋值语句的差异，并给出比较结果-module adder_t7b (co, sum, a, b, ci)

output co

output [3:0] sum

input [3:0] a, b

input ci

reg co

reg [3:0] sum

reg [4:0] tmp

always @(a or b or ci)

begin

tmp = a+ b+ ci

#12 {co, sum} = tmp

end

endmodule