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文件名称:dds

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2012-11-16
  • 文件大小：
    7.79kb
  • 已下载：
    0次
  • 提 供 者：
    xia****
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

用Verilog语言实现基于dds技术的余弦信号发生器，其输出位宽为16比特-Dds with the Verilog language technology based on the cosine signal generator, the output bit width is 16 bits
相关搜索： dds

(系统自动生成,下载前可以参看下载内容)

下载文件列表

dds/dds.v
dds/rom_cos.coe
dds/rom_cose.xco
dds/rom_sin.coe
dds/rom_sine.xco
dds/transcript
dds

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