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文件名称:sdramc_vhdl

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [PDF]
  • 上传时间：
    2012-11-16
  • 文件大小：
    1.17mb
  • 已下载：
    0次
  • 提 供 者：
    cha****
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

Xilinx提供的SDRAM控制器参考设计（VHDL)-SDRAM controller reference design (VHDL) designed by Xilinx
(系统自动生成,下载前可以参看下载内容)

下载文件列表

vhdl/func_sim/brst_cntr.vhd
vhdl/func_sim/cslt_cntr.vhd
vhdl/func_sim/ki_cntr.vhd
vhdl/func_sim/load.do
vhdl/func_sim/mt48lc1m16a1.v
vhdl/func_sim/mti_pkg.vhd
vhdl/func_sim/rcd_cntr.vhd
vhdl/func_sim/ref_cntr.vhd
vhdl/func_sim/run_sim.do
vhdl/func_sim/sdrm.vhd
vhdl/func_sim/sdrmc_state.vhd
vhdl/func_sim/sdrm_t.vhd
vhdl/func_sim/state.do
vhdl/func_sim/sys_int.vhd
vhdl/func_sim/tb_sdrm.v
vhdl/func_sim/transcript
vhdl/func_sim/verwave.do
vhdl/micron/bank0.txt
vhdl/micron/bank1.txt
vhdl/micron/mt48lc1m16a1-8a.v
vhdl/micron/mt48lc1m16a1.v
vhdl/micron/test.v
vhdl/par/sdrm.bit
vhdl/par/sdrm.edf
vhdl/par/sdrm.ll
vhdl/par/sdrm.ncf
vhdl/par/xproj/sdrm.xpj
vhdl/par/xproj/ver1/netlist.lst
vhdl/par/xproj/ver1/rev1/bitgen.ut
vhdl/par/xproj/ver1/rev1/command.his
vhdl/par/xproj/ver1/rev1/fe.log
vhdl/par/xproj/ver1/rev1/map.mrp
vhdl/par/xproj/ver1/rev1/map.ncd
vhdl/par/xproj/ver1/rev1/map.ngm
vhdl/par/xproj/ver1/rev1/ngd2ver.log
vhdl/par/xproj/ver1/rev1/ngd2vhdl.log
vhdl/par/xproj/ver1/rev1/program.his
vhdl/par/xproj/ver1/rev1/revision.obf
vhdl/par/xproj/ver1/rev1/revision.rbf
vhdl/par/xproj/ver1/rev1/rptbrwsr.dat
vhdl/par/xproj/ver1/rev1/sdrm.alf
vhdl/par/xproj/ver1/rev1/sdrm.bgn
vhdl/par/xproj/ver1/rev1/sdrm.bit
vhdl/par/xproj/ver1/rev1/sdrm.bld
vhdl/par/xproj/ver1/rev1/sdrm.dly
vhdl/par/xproj/ver1/rev1/sdrm.drc
vhdl/par/xproj/ver1/rev1/sdrm.ll
vhdl/par/xproj/ver1/rev1/sdrm.ncd
vhdl/par/xproj/ver1/rev1/sdrm.nga
vhdl/par/xproj/ver1/rev1/sdrm.ngd
vhdl/par/xproj/ver1/rev1/sdrm.pad
vhdl/par/xproj/ver1/rev1/sdrm.par
vhdl/par/xproj/ver1/rev1/sdrm.pcf
vhdl/par/xproj/ver1/rev1/sdrm.twr
vhdl/par/xproj/ver1/rev1/sdrm.ucf
vhdl/par/xproj/ver1/rev1/sdrm.xpi
vhdl/par/xproj/ver1/rev1/sdrm_ngdbuild.nav
vhdl/par/xproj/ver1/rev1/time_sim.sdf
vhdl/par/xproj/ver1/rev1/time_sim.v
vhdl/par/xproj/ver1/rev1/time_sim.vhd
vhdl/par/xproj/ver1/rev1/virtex.cfg
vhdl/par/xproj/ver1/rev1/virtex.imp
vhdl/par/xproj/ver1/rev1/virtex.sml
vhdl/par/xproj/ver1/sdrm.ngo
vhdl/par/xproj/ver1/version.vbf
vhdl/post_route/glbl.v
vhdl/post_route/mt48lc1m16a1.v
vhdl/post_route/run_sim.do
vhdl/post_route/tb_sdrm.v
vhdl/post_route/time_sim.sdf
vhdl/post_route/time_sim.vhd
vhdl/post_route/transcript
vhdl/README
vhdl/src/brst_cntr.vhd
vhdl/src/cslt_cntr.vhd
vhdl/src/ki_cntr.vhd
vhdl/src/mti_pkg.vhd
vhdl/src/rcd_cntr.vhd
vhdl/src/ref_cntr.vhd
vhdl/src/sdrm.vhd
vhdl/src/sdrmc_state.vhd
vhdl/src/sdrm_t.vhd
vhdl/src/sys_int.vhd
vhdl/synth/brst_cntr.vhd
vhdl/synth/cslt_cntr.vhd
vhdl/synth/ki_cntr.vhd
vhdl/synth/mti_pkg.vhd
vhdl/synth/rcd_cntr.vhd
vhdl/synth/ref_cntr.vhd
vhdl/synth/rev_1/sdrm.bit
vhdl/synth/rev_1/sdrm.edf
vhdl/synth/rev_1/sdrm.ll
vhdl/synth/rev_1/sdrm.ncf
vhdl/synth/rev_1/sdrm.srm
vhdl/synth/rev_1/sdrm.srr
vhdl/synth/rev_1/sdrm.srs
vhdl/synth/rev_1/sdrm.sxr
vhdl/synth/rev_1/sdrm.tlg
vhdl/synth/rev_1/xproj/sdrm.xpj
vhdl/synth/rev_1/xproj/ver1/netlist.lst
vhdl/synth/rev_1/xproj/ver1/rev1/bitgen.ut
vhdl/synth/rev_1/xproj/ver1/rev1/command.his
vhdl/synth/rev_1/xproj/ver1/rev1/fe.log
vhdl/synth/rev_1/xproj/ver1/rev1/map.mrp
vhdl/synth/rev_1/xproj/ver1/rev1/map.ncd
vhdl/synth/rev_1/xproj/ver1/rev1/map.ngm
vhdl/synth/rev_1/xproj/ver1/rev1/program.his
vhdl/synth/rev_1/xproj/ver1/rev1/revision.obf
vhdl/synth/rev_1/xproj/ver1/rev1/revision.rbf
vhdl/synth/rev_1/xproj/ver1/rev1/sdrm.bgn
vhdl/synth/rev_1/xproj/ver1/rev1/sdrm.bit
vhdl/synth/rev_1/xproj/ver1/rev1/sdrm.bld
vhdl/synth/rev_1/xproj/ver1/rev1/sdrm.dly
vhdl/synth/rev_1/xproj/ver1/rev1/sdrm.drc
vhdl/synth/rev_1/xproj/ver1/rev1/sdrm.ll
vhdl/synth/rev_1/xproj/ver1/rev1/sdrm.ncd
vhdl/synth/rev_1/xproj/ver1/rev1/sdrm.ngd
vhdl/synth/rev_1/xproj/ver1/rev1/sdrm.pad
vhdl/synth/rev_1/xproj/ver1/rev1/sdrm.par
vhdl/synth/rev_1/xproj/ver1/rev1/sdrm.pcf
vhdl/synth/rev_1/xproj/ver1/rev1/sdrm.twr
vhdl/synth/rev_1/xproj/ver1/rev1/sdrm.ucf
vhdl/synth/rev_1/xproj/ver1/rev1/sdrm.xpi
vhdl/synth/rev_1/xproj/ver1/rev1/sdrm_ngdbuild.nav
vhdl/synth/rev_1/xproj/ver1/rev1/virtex.cfg
vhdl/synth/rev_1/xproj/ver1/rev1/virtex.imp
vhdl/synth/rev_1/xproj/ver1/sdrm.ngo
vhdl/synth/rev_1/xproj/ver1/version.vbf
vhdl/synth/sdrm.vhd
vhdl/synth/sdrmc_state.vhd
vhdl/synth/sdrm_t.vhd
vhdl/synth/sys_int.vhd
vhdl/synth/vhdl.prj
vhdl/synth/rev_1/xproj/ver1/rev1
vhdl/par/xproj/ver1/rev1
vhdl/synth/rev_1/xproj/ver1
vhdl/par/xproj/ver1
vhdl/synth/rev_1/xproj
vhdl/par/xproj
vhdl/synth/rev_1
vhdl/func_sim
vhdl/micron
vhdl/par
vhdl/post_route
vhdl/src
vhdl/synth
vhdl
vhdl/sdr_xilinx[1].pdf

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