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文件名称:RTC

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2012-11-16
  • 文件大小：
    2.13mb
  • 已下载：
    0次
  • 提 供 者：
    zhang*****
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

actel fpga开发板fusion startkit实验例程，包含完整工程文件几verilog HDL 源码-actel fpga development board fusion startkit test routines, including the complete works of several verilog HDL source file
相关搜索： FPGA RTC actel actel hdl

(系统自动生成,下载前可以参看下载内容)

下载文件列表

RTC实验/Project/RTC_Test/assert.log
RTC实验/Project/RTC_Test/constraint/RTC_Test_Top_sdc.sdc
RTC实验/Project/RTC_Test/designer/impl1/designer.log
RTC实验/Project/RTC_Test/designer/impl1/designer_genhdl.log
RTC实验/Project/RTC_Test/designer/impl1/designer_gen_ba.log
RTC实验/Project/RTC_Test/designer/impl1/RTC_Test_Top.adb
RTC实验/Project/RTC_Test/designer/impl1/RTC_Test_Top.dtf/verify.log
RTC实验/Project/RTC_Test/designer/impl1/RTC_Test_Top.ide_des
RTC实验/Project/RTC_Test/designer/impl1/RTC_Test_Top.pdb
RTC实验/Project/RTC_Test/designer/impl1/RTC_Test_Top.pdb.depends
RTC实验/Project/RTC_Test/designer/impl1/RTC_Test_Top.tcl
RTC实验/Project/RTC_Test/designer/impl1/RTC_Test_Top_ba.sdf
RTC实验/Project/RTC_Test/designer/impl1/RTC_Test_Top_ba.v
RTC实验/Project/RTC_Test/designer/impl1/RTC_Test_Top_fp/$$FlashPro_FPBBALTLPT1.L$$
RTC实验/Project/RTC_Test/designer/impl1/RTC_Test_Top_fp/projectData/RTC_Test_Top.pdb
RTC实验/Project/RTC_Test/designer/impl1/RTC_Test_Top_fp/RTC_Test_Top.log
RTC实验/Project/RTC_Test/designer/impl1/RTC_Test_Top_fp/RTC_Test_Top.pro
RTC实验/Project/RTC_Test/designer/新建文件夹/RTC_Test_Top.pdb
RTC实验/Project/RTC_Test/designer/新建文件夹/说明.txt
RTC实验/Project/RTC_Test/designer/新建文件夹 (2)/RTC_Test_Top.pdb
RTC实验/Project/RTC_Test/designer/新建文件夹 (2)/说明.txt
RTC实验/Project/RTC_Test/designer/新建文件夹 (3)/RTC_Test_Top.pdb
RTC实验/Project/RTC_Test/designer/新建文件夹 (3)/说明.txt
RTC实验/Project/RTC_Test/designer/新建文件夹 (4)/RTC_Test_Top.pdb
RTC实验/Project/RTC_Test/designer/新建文件夹 (4)/说明.txt
RTC实验/Project/RTC_Test/hdl/hdlsynchk.tcl
RTC实验/Project/RTC_Test/hdl/RTC_Test_Top.v
RTC实验/Project/RTC_Test/RTC_Test.prj
RTC实验/Project/RTC_Test/simulation/Analog_RTC_acm_ram_R0C0.mem
RTC实验/Project/RTC_Test/simulation/Analog_RTC_acm_rtc_ram_R0C0.mem
RTC实验/Project/RTC_Test/simulation/Analog_RTC_assc_ram_R0C0.mem
RTC实验/Project/RTC_Test/simulation/Analog_RTC_smev_ram_R0C0.mem
RTC实验/Project/RTC_Test/simulation/Analog_RTC_smtr_ram_R0C0.mem
RTC实验/Project/RTC_Test/simulation/FlashMem_RTC.mem
RTC实验/Project/RTC_Test/simulation/meminit.dat
RTC实验/Project/RTC_Test/simulation/modelsim.ini
RTC实验/Project/RTC_Test/simulation/modelsim.ini.sav
RTC实验/Project/RTC_Test/smartgen/Analog_RTC/Analog_RTC.cfg
RTC实验/Project/RTC_Test/smartgen/Analog_RTC/Analog_RTC.cxf
RTC实验/Project/RTC_Test/smartgen/Analog_RTC/Analog_RTC.gen
RTC实验/Project/RTC_Test/smartgen/Analog_RTC/Analog_RTC.log
RTC实验/Project/RTC_Test/smartgen/Analog_RTC/Analog_RTC.ncf
RTC实验/Project/RTC_Test/smartgen/Analog_RTC/Analog_RTC.v
RTC实验/Project/RTC_Test/smartgen/Analog_RTC/Analog_RTC_acm.mem
RTC实验/Project/RTC_Test/smartgen/Analog_RTC/Analog_RTC_acm_ram.hex
RTC实验/Project/RTC_Test/smartgen/Analog_RTC/Analog_RTC_acm_ram_R0C0.mem
RTC实验/Project/RTC_Test/smartgen/Analog_RTC/Analog_RTC_acm_rtc.mem
RTC实验/Project/RTC_Test/smartgen/Analog_RTC/Analog_RTC_acm_rtc_ram.hex
RTC实验/Project/RTC_Test/smartgen/Analog_RTC/Analog_RTC_acm_rtc_ram_R0C0.mem
RTC实验/Project/RTC_Test/smartgen/Analog_RTC/Analog_RTC_assc.mem
RTC实验/Project/RTC_Test/smartgen/Analog_RTC/Analog_RTC_assc_ram.hex
RTC实验/Project/RTC_Test/smartgen/Analog_RTC/Analog_RTC_assc_ram.v
RTC实验/Project/RTC_Test/smartgen/Analog_RTC/Analog_RTC_assc_ram_R0C0.mem
RTC实验/Project/RTC_Test/smartgen/Analog_RTC/Analog_RTC_assc_wrapper.v
RTC实验/Project/RTC_Test/smartgen/Analog_RTC/Analog_RTC_smev.mem
RTC实验/Project/RTC_Test/smartgen/Analog_RTC/Analog_RTC_smev_ram.hex
RTC实验/Project/RTC_Test/smartgen/Analog_RTC/Analog_RTC_smev_ram.v
RTC实验/Project/RTC_Test/smartgen/Analog_RTC/Analog_RTC_smev_ram_R0C0.mem
RTC实验/Project/RTC_Test/smartgen/Analog_RTC/Analog_RTC_smev_wrapper.v
RTC实验/Project/RTC_Test/smartgen/Analog_RTC/Analog_RTC_smtr.mem
RTC实验/Project/RTC_Test/smartgen/Analog_RTC/Analog_RTC_smtr_ram.hex
RTC实验/Project/RTC_Test/smartgen/Analog_RTC/Analog_RTC_smtr_ram.v
RTC实验/Project/RTC_Test/smartgen/Analog_RTC/Analog_RTC_smtr_ram_R0C0.mem
RTC实验/Project/RTC_Test/smartgen/Analog_RTC/Analog_RTC_smtr_wrapper.v
RTC实验/Project/RTC_Test/smartgen/Analog_RTC_work.ixf
RTC实验/Project/RTC_Test/smartgen/Clock_Gen/Clock_Gen.cxf
RTC实验/Project/RTC_Test/smartgen/Clock_Gen/Clock_Gen.gen
RTC实验/Project/RTC_Test/smartgen/Clock_Gen/Clock_Gen.log
RTC实验/Project/RTC_Test/smartgen/Clock_Gen/Clock_Gen.v
RTC实验/Project/RTC_Test/smartgen/Clock_Gen_work.ixf
RTC实验/Project/RTC_Test/smartgen/common/commonFileInventory.xml
RTC实验/Project/RTC_Test/smartgen/common/verilog/assc.v
RTC实验/Project/RTC_Test/smartgen/common/verilog/initcfg.v
RTC实验/Project/RTC_Test/smartgen/common/verilog/initcfg_xa.v
RTC实验/Project/RTC_Test/smartgen/common/verilog/initcfg_xb.v
RTC实验/Project/RTC_Test/smartgen/common/verilog/initcfg_xc.v
RTC实验/Project/RTC_Test/smartgen/common/verilog/initcfg_xd.v
RTC实验/Project/RTC_Test/smartgen/common/verilog/initcfg_xe.v
RTC实验/Project/RTC_Test/smartgen/common/verilog/initcfg_xf.v
RTC实验/Project/RTC_Test/smartgen/common/verilog/smev.v
RTC实验/Project/RTC_Test/smartgen/common/verilog/smtr.v
RTC实验/Project/RTC_Test/smartgen/Crystal_Osc/Crystal_Osc.cxf
RTC实验/Project/RTC_Test/smartgen/Crystal_Osc/Crystal_Osc.gen
RTC实验/Project/RTC_Test/smartgen/Crystal_Osc/Crystal_Osc.log
RTC实验/Project/RTC_Test/smartgen/Crystal_Osc/Crystal_Osc.v
RTC实验/Project/RTC_Test/smartgen/Crystal_Osc_work.ixf
RTC实验/Project/

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