文件名称:or1200_uart
介绍说明--下载内容来自于网络,使用问题请自行百度
OR1200最小系统,包括软核处理器OR1200,内存,总线,GPIO及UART的RTL实现。在SOPC2000硬件平台上实现。软件开发环境为Ubuntu,能实现SOPC2000和PC机的简单串口通信。-OR1200 minimum system, including soft-core processor OR1200, memory, bus, GPIO and UART of the RTL implementation. In SOPC2000 hardware platform. Software development environment for Ubuntu, PC, to achieve SOPC2000 and simple serial communication.
相关搜索: or1200
(系统自动生成,下载前可以参看下载内容)
下载文件列表
or1200_wb_ram_gpio_pll_uart/gpio/tags/asyst_2/rtl/verilog/gpio_defines.v
or1200_wb_ram_gpio_pll_uart/gpio/tags/asyst_2/rtl/verilog/gpio_top.v
or1200_wb_ram_gpio_pll_uart/gpio/tags/asyst_3/rtl/verilog/gpio_defines.v
or1200_wb_ram_gpio_pll_uart/gpio/tags/asyst_3/rtl/verilog/gpio_top.v
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_1/bench/verilog/clkrst.v
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_1/bench/verilog/gpio_mon.v
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_1/bench/verilog/tb_defines.v
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_1/bench/verilog/tb_tasks.v
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_1/bench/verilog/tb_top.v
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_1/bench/verilog/timescale.v
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_1/bench/verilog/wb_master.v
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_1/doc/gpio_spec.pdf
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_1/doc/src/gpio_spec.doc
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_1/rtl/verilog/gpio_defines.v
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_1/rtl/verilog/gpio_top.v
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_1/sim/rtl_sim/bin/sim.sh
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_1/syn/bin/cons_art_umc18.inc
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_1/syn/bin/cons_vs_umc18.inc
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_1/syn/bin/read_design.inc
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_1/syn/bin/reports.inc
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_1/syn/bin/save_design.inc
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_1/syn/bin/select_tech.inc
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_1/syn/bin/set_env.inc
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_1/syn/bin/tech_art_umc18.inc
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_1/syn/bin/tech_vs_umc18.inc
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_1/syn/bin/top_gpio.scr
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_1/syn/run/dodesign
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_10/bench/verilog/clkrst.v
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_10/bench/verilog/gpio_mon.v
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_10/bench/verilog/gpio_testbench.v
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_10/bench/verilog/tb_defines.v
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_10/bench/verilog/tb_tasks.v
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_10/bench/verilog/timescale.v
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_10/bench/verilog/wb_master.v
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_10/doc/gpio_spec.pdf
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_10/doc/src/gpio_spec.doc
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_10/rtl/verilog/gpio_defines.v
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_10/rtl/verilog/gpio_top.v
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_10/sim/rtl_sim/bin/cds.lib
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_10/sim/rtl_sim/bin/hdl.var
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_10/sim/rtl_sim/bin/INCA_libs/worklib/inca.linux.138.pak
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_10/sim/rtl_sim/bin/rtl_file_list
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_10/sim/rtl_sim/bin/sim.sh
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_10/sim/rtl_sim/bin/sim_file_list
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_10/sim/rtl_sim/log/ncelab.log
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_10/sim/rtl_sim/log/ncsim.log
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_10/sim/rtl_sim/log/ncvlog.log
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_10/sim/rtl_sim/run/ncelab.args
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_10/sim/rtl_sim/run/ncsim.args
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_10/sim/rtl_sim/run/ncsim.tcl
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_10/sim/rtl_sim/run/ncvlog.args
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_10/sim/rtl_sim/run/run_sim
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_10/syn/bin/cons_art_umc18.inc
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_10/syn/bin/cons_vs_umc18.inc
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_10/syn/bin/read_design.inc
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_10/syn/bin/reports.inc
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_10/syn/bin/save_design.inc
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_10/syn/bin/select_tech.inc
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_10/syn/bin/set_env.inc
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_10/syn/bin/tech_art_umc18.inc
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_10/syn/bin/tech_vs_umc18.inc
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_10/syn/bin/top_gpio.scr
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_10/syn/run/dodesign
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_11/bench/verilog/clkrst.v
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_11/bench/verilog/gpio_mon.v
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_11/bench/verilog/gpio_testbench.v
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_11/bench/verilog/tb_defines.v
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_11/bench/verilog/tb_tasks.v
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_11/bench/verilog/timescale.v
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_11/bench/verilog/wb_master.v
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_11/doc/gpio_spec.pdf
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_11/doc/src/gpio_spec.doc
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_11/rtl/verilog/gpio_defines.v
or1200_wb_ram_gpio_pll_uart/gpio/t
or1200_wb_ram_gpio_pll_uart/gpio/tags/asyst_2/rtl/verilog/gpio_top.v
or1200_wb_ram_gpio_pll_uart/gpio/tags/asyst_3/rtl/verilog/gpio_defines.v
or1200_wb_ram_gpio_pll_uart/gpio/tags/asyst_3/rtl/verilog/gpio_top.v
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_1/bench/verilog/clkrst.v
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_1/bench/verilog/gpio_mon.v
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_1/bench/verilog/tb_defines.v
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_1/bench/verilog/tb_tasks.v
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_1/bench/verilog/tb_top.v
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_1/bench/verilog/timescale.v
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_1/bench/verilog/wb_master.v
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_1/doc/gpio_spec.pdf
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_1/doc/src/gpio_spec.doc
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_1/rtl/verilog/gpio_defines.v
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_1/rtl/verilog/gpio_top.v
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_1/sim/rtl_sim/bin/sim.sh
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_1/syn/bin/cons_art_umc18.inc
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_1/syn/bin/cons_vs_umc18.inc
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_1/syn/bin/read_design.inc
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_1/syn/bin/reports.inc
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_1/syn/bin/save_design.inc
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_1/syn/bin/select_tech.inc
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_1/syn/bin/set_env.inc
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_1/syn/bin/tech_art_umc18.inc
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_1/syn/bin/tech_vs_umc18.inc
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_1/syn/bin/top_gpio.scr
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_1/syn/run/dodesign
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_10/bench/verilog/clkrst.v
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_10/bench/verilog/gpio_mon.v
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_10/bench/verilog/gpio_testbench.v
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_10/bench/verilog/tb_defines.v
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_10/bench/verilog/tb_tasks.v
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_10/bench/verilog/timescale.v
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_10/bench/verilog/wb_master.v
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_10/doc/gpio_spec.pdf
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_10/doc/src/gpio_spec.doc
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_10/rtl/verilog/gpio_defines.v
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_10/rtl/verilog/gpio_top.v
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_10/sim/rtl_sim/bin/cds.lib
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_10/sim/rtl_sim/bin/hdl.var
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_10/sim/rtl_sim/bin/INCA_libs/worklib/inca.linux.138.pak
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_10/sim/rtl_sim/bin/rtl_file_list
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_10/sim/rtl_sim/bin/sim.sh
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_10/sim/rtl_sim/bin/sim_file_list
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_10/sim/rtl_sim/log/ncelab.log
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_10/sim/rtl_sim/log/ncsim.log
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_10/sim/rtl_sim/log/ncvlog.log
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_10/sim/rtl_sim/run/ncelab.args
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_10/sim/rtl_sim/run/ncsim.args
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_10/sim/rtl_sim/run/ncsim.tcl
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_10/sim/rtl_sim/run/ncvlog.args
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_10/sim/rtl_sim/run/run_sim
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_10/syn/bin/cons_art_umc18.inc
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_10/syn/bin/cons_vs_umc18.inc
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_10/syn/bin/read_design.inc
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_10/syn/bin/reports.inc
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_10/syn/bin/save_design.inc
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_10/syn/bin/select_tech.inc
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_10/syn/bin/set_env.inc
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_10/syn/bin/tech_art_umc18.inc
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_10/syn/bin/tech_vs_umc18.inc
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_10/syn/bin/top_gpio.scr
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_10/syn/run/dodesign
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_11/bench/verilog/clkrst.v
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_11/bench/verilog/gpio_mon.v
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_11/bench/verilog/gpio_testbench.v
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_11/bench/verilog/tb_defines.v
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_11/bench/verilog/tb_tasks.v
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_11/bench/verilog/timescale.v
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_11/bench/verilog/wb_master.v
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_11/doc/gpio_spec.pdf
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_11/doc/src/gpio_spec.doc
or1200_wb_ram_gpio_pll_uart/gpio/tags/rel_11/rtl/verilog/gpio_defines.v
or1200_wb_ram_gpio_pll_uart/gpio/t
本网站为编程资源及源代码搜集、介绍的搜索网站,版权归原作者所有! 粤ICP备11031372号
1999-2046 搜珍网 All Rights Reserved.