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文件名称:uart

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [C/C++] [源码]
  • 上传时间：
    2012-11-16
  • 文件大小：
    2.27mb
  • 已下载：
    0次
  • 提 供 者：
    石***
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

uart设计 包括调试程序 uart设计 包括调试程序-uart verilog HDL uart verilog HDL uart verilog HDL　uart verilog HDL uart verilog HDL uart verilog HDL
(系统自动生成,下载前可以参看下载内容)

下载文件列表

uart/Mcu/UartTest/FpgaInc.h
uart/Mcu/UartTest/main.c
uart/Mcu/UartTest/stdinc.h
uart/Mcu/UartTest/UartCtrl.c
uart/Mcu/UartTest/UartCtrl.h
uart/Mcu/UartTest/UartTest.dep
uart/Mcu/UartTest/UartTest.ewd
uart/Mcu/UartTest/UartTest.ewp
uart/Mcu/UartTest/UartTest.eww
uart/Mcu/UartTest/settings/test.cspy.bat
uart/Mcu/UartTest/settings/test.dbgdt
uart/Mcu/UartTest/settings/test.dni
uart/Mcu/UartTest/settings/test.wsdt
uart/Mcu/UartTest/settings/UartTest.cspy.bat
uart/Mcu/UartTest/settings/UartTest.dni
uart/Mcu/UartTest/settings/UartTest.wsdt
uart/创造力电子开发网/注册-创造力电子开发网.url
uart/创造力电子开发网/登录-创造力电子开发网.url
uart/创造力电子开发网/首页-创造力电子开发网.url
uart/UART设计文档.pdf
uart/创造力电子开发网.url
uart/读我.txt
uart/fpga/V0p10/top.bsf
uart/fpga/V0p10/uart.asm.rpt
uart/fpga/V0p10/uart.cdf
uart/fpga/V0p10/uart.done
uart/fpga/V0p10/uart.dpf
uart/fpga/V0p10/uart.fit.rpt
uart/fpga/V0p10/uart.fit.smsg
uart/fpga/V0p10/uart.fit.summary
uart/fpga/V0p10/uart.map.smsg
uart/fpga/V0p10/uart.map.summary
uart/fpga/V0p10/uart.pin
uart/fpga/V0p10/uart.pof
uart/fpga/V0p10/uart.qpf
uart/fpga/V0p10/uart.qsf
uart/fpga/V0p10/uart.sof
uart/fpga/V0p10/uart.tan.rpt
uart/fpga/V0p10/uart.tan.summary
uart/fpga/V0p10/uart_description.txt
uart/fpga/V0p10/db/uart.db_info
uart/fpga/V0p10/db/uart.map.qmsg
uart/fpga/V0p10/db/uart.cbx.xml
uart/fpga/V0p10/db/uart.hif
uart/fpga/V0p10/db/uart.(0).cnf.cdb
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uart/fpga/V0p10/db/uart.(1).cnf.cdb
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uart/fpga/V0p10/db/uart.(4).cnf.cdb
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uart/fpga/V0p10/db/uart.(5).cnf.cdb
uart/fpga/V0p10/db/uart.(5).cnf.hdb
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uart/fpga/V0p10/db/uart.rtlv_sg.cdb
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uart/fpga/V0p10/db/uart.rtlv_sg_swap.cdb
uart/fpga/V0p10/db/uart.lpc.txt
uart/fpga/V0p10/db/uart.lpc.html
uart/fpga/V0p10/db/uart.lpc.rdb
uart/fpga/V0p10/db/uart.pre_map.hdb
uart/fpga/V0p10/db/uart.pre_map.cdb
uart/fpga/V0p10/db/uart.smp_dump.txt
uart/fpga/V0p10/db/uart.map_bb.logdb
uart/fpga/V0p10/db/uart.sgdiff.cdb
uart/fpga/V0p10/db/uart.sgdiff.hdb
uart/fpga/V0p10/db/uart.sld_design_entry_dsc.sci
uart/fpga/V0p10/db/uart.syn_hier_info
uart/fpga/V0p10/db/uart.map_bb.cdb
uart/fpga/V0p10/db/uart.map_bb.hdb
uart/fpga/V0p10/db/uart.map.ecobp
uart/fpga/V0p10/db/uart.map.kpt
uart/fpga/V0p10/db/uart.cmp_merge.kpt
uart/fpga/V0p10/db/uart.map.cdb
uart/fpga/V0p10/db/uart.map.hdb
uart/fpga/V0p10/db/uart.map.logdb
uart/fpga/V0p10/db/uart.map.bpm
uart/fpga/V0p10/db/uart.cmp.rdb
uart/fpga/V0p10/db/uart.tis_db_list.ddb
uart/fpga/V0p10/db/uart.sld_design_entry.sci
uart/fpga/V0p10/db/uart.eco.cdb
uart/fpga/V0p10/src/ebi.v
uart/fpga/V0p10/src/rxd.v
uart/fpga/V0p10/src/top.v
uart/fpga/V0p10/src/txd.v
uart/fpga/V0p10/src/uart.v
uart/fpga/V0p10/src/divider.v.bak
uart/fpga/V0p10/src/divider.v
uart/fpga/V0p10/testbench/ModelSim.jpg
uart/fpga/V0p10/testbench/tcl_stacktrace.txt
uart/fpga/V0p10/testbench/top_tb.v
uart/fpga/V0p10/testbench/transcript
uart/fpga/V0p10/testbench/uart.cr.mti
uart/fpga/V0p10/testbench/uart.mpf
uart/fpga/V0p10/testbench/vish_stacktrace.vstf
uart/fpga/V0p10/testbench/vsim.wlf
uart/fpga/V0p10/testbench/vsim_stacktrace.vstf
uart/fpga/V0p10/testbench/cycloneII_v/_info
uart/fpga/V0p10/testbench/work/_info
uart/fpga/V0p10/testbench/work/divider/verilog.asm
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uart/fpga/V0p10/testbench/work/divider/_primary.vhd
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uart/fpga/V0p10/testbench/work/rxd/verilog.asm
uart/fpga/V0p10/testbench/work/rxd/_primary.dat
uart/fpga/V0p10/testbench/work/rxd/_primary.vhd
uart/fpga/V0p10/testbench/work/top/verilog.asm
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uart/fpga/V0p10/testbench/work/top/_primary.vhd
uart/fpga/V0p10/testbench/work/top_tb/verilog.asm
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uart/fpga/V0p10/testbench/work/top_tb/_primary.vhd
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uart/fpga/V0p10/testbench/work/txd/_primary.vhd
uart/fpga/V0p10/testbench/work/uart/verilog.asm
uart/fpga/V0p10/testbench/work/uart/_primary.dat
uart/fpga/V0p10/testbench/work/uart/_primary.vhd
uart/fpga/V0p10/uart_assignment_defaults.qdf
uart/fpga/V0p10/incremental_db/compiled_partitions/uart.root_partition.map.dpi
uart/fpga/V0p10/incremental_db/compiled_partitions/uart.root_partition.map.kpt
uart/fpga/V0p10/incremental_db/compiled_partitions/uart.root_partition.map.atm
uart/fpga/V0p10/incremental_db/compiled_partitions/uart.root_partition.map.hdbx
uart/fpga/V0p10/incremental_db/README
uart/fpga/V0p10/uart.map.eqn
uart/fpga/V0p10/uart.map.rpt
uart/fpga/V0p10/uart.flow.rpt
uart/fpga/V0p10/uart.qws
uart/fpga/V0p10/testbench/work/divider
uart/fpga/V

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