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文件名称:SystemVerilogAssertion

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2012-11-16
  • 文件大小：
    5.41kb
  • 已下载：
    0次
  • 提 供 者：
    l***
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

SystemVerilog Assertion的应用例子。例子均在Synopsys VCS环境下编译通过。-The uploaded files are examples of Systemverilog Assertions. All of the codes are compiled successfully in Synopsys VCS environment.
相关搜索： systemverilog assertions systemverilog assertion

(系统自动生成,下载前可以参看下载内容)

下载文件列表

SystemVerilogAssertion/basic.v
SystemVerilogAssertion/basic.v~
SystemVerilogAssertion/compile
SystemVerilogAssertion/compile.log
SystemVerilogAssertion/run
SystemVerilogAssertion/run.log
SystemVerilogAssertion/vcs.key
SystemVerilogAssertion

相关说明

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