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文件名称:ddr3_altera_use

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2012-11-16
  • 文件大小：
    11.11mb
  • 已下载：
    0次
  • 提 供 者：
    dido*****
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
电信下载 联通下载
别用迅雷、360浏览器下载。
如迅雷强制弹出，可右键点击选“另存为”。
失败请重下，重下不扣分。
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

altera kit gx4 上DDR3 控制器的使用-altera kit gx4 on the use of DDR3 controller
(系统自动生成,下载前可以参看下载内容)

下载文件列表

ddr3_bts_GUI_C2ES_sp1/alt_mem_phy_defines.v
ddr3_bts_GUI_C2ES_sp1/altera/
ddr3_bts_GUI_C2ES_sp1/altera/90/
ddr3_bts_GUI_C2ES_sp1/altera/90/ip/
ddr3_bts_GUI_C2ES_sp1/altera/90/ip/altera/
ddr3_bts_GUI_C2ES_sp1/altera/90/ip/altera/primitives/
ddr3_bts_GUI_C2ES_sp1/altera/90/ip/altera/primitives/altera_avalon_st_clock_crosser/
ddr3_bts_GUI_C2ES_sp1/altera/90/ip/altera/primitives/altera_avalon_st_clock_crosser/altera_avalon_st_clock_crosser.v
ddr3_bts_GUI_C2ES_sp1/altera/90/ip/altera/primitives/altera_avalon_st_pipeline_stage/
ddr3_bts_GUI_C2ES_sp1/altera/90/ip/altera/primitives/altera_avalon_st_pipeline_stage/altera_avalon_st_pipeline_stage.v
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ddr3_bts_GUI_C2ES_sp1/altera/90/ip/altera/sopc_builder_ip/altera_avalon_jtag_phy/
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ddr3_bts_GUI_C2ES_sp1/altera/90/ip/altera/sopc_builder_ip/altera_avalon_st_bytes_to_packets/altera_avalon_st_bytes_to_packets.v
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ddr3_bts_GUI_C2ES_sp1/altera/90/ip/altera/sopc_builder_ip/altera_jtag_avalon_master/altera_jtag_avalon_master_pli_off.v
ddr3_bts_GUI_C2ES_sp1/altera/90/ip/altera/sopc_builder_ip/altera_jtag_avalon_master/altera_jtag_avalon_master_pli_on.v
ddr3_bts_GUI_C2ES_sp1/altmemphy-library/
ddr3_bts_GUI_C2ES_sp1/altmemphy-library/auk_ddr3_hp_controller.ocp
ddr3_bts_GUI_C2ES_sp1/altpllpll_0.bsf
ddr3_bts_GUI_C2ES_sp1/altpllpll_0.ppf
ddr3_bts_GUI_C2ES_sp1/altpllpll_0.qip
ddr3_bts_GUI_C2ES_sp1/altpllpll_0.v
ddr3_bts_GUI_C2ES_sp1/altpllpll_0_bb.v
ddr3_bts_GUI_C2ES_sp1/assignment_defaults.qdf
ddr3_bts_GUI_C2ES_sp1/auk_ddr3_hp_controller.ocp
ddr3_bts_GUI_C2ES_sp1/auk_ddr3_hp_controller.vhd
ddr3_bts_GUI_C2ES_sp1/Copy of ddr3_bot.out.sdc
ddr3_bts_GUI_C2ES_sp1/cpu_0.sdc
ddr3_bts_GUI_C2ES_sp1/cpu_0.v
ddr3_bts_GUI_C2ES_sp1/cpu_0_bht_ram.mif
ddr3_bts_GUI_C2ES_sp1/cpu_0_dc_tag_ram.mif
ddr3_bts_GUI_C2ES_sp1/cpu_0_ic_tag_ram.mif
ddr3_bts_GUI_C2ES_sp1/cpu_0_jtag_debug_module_sysclk.v
ddr3_bts_GUI_C2ES_sp1/cpu_0_jtag_debug_module_tck.v
ddr3_bts_GUI_C2ES_sp1/cpu_0_jtag_debug_module_wrapper.v
ddr3_bts_GUI_C2ES_sp1/cpu_0_mult_cell.v
ddr3_bts_GUI_C2ES_sp1/cpu_0_oci_test_bench.v
ddr3_bts_GUI_C2ES_sp1/cpu_0_ociram_default_contents.mif
ddr3_bts_GUI_C2ES_sp1/cpu_0_rf_ram_a.mif
ddr3_bts_GUI_C2ES_sp1/cpu_0_rf_ram_b.mif
ddr3_bts_GUI_C2ES_sp1/cpu_0_test_bench.v
ddr3_bts_GUI_C2ES_sp1/ddr3_bot.archive.rpt
ddr3_bts_GUI_C2ES_sp1/ddr3_bot.asm.rpt
ddr3_bts_GUI_C2ES_sp1/ddr3_bot.cbx.xml
ddr3_bts_GUI_C2ES_sp1/ddr3_bot.cdf
ddr3_bts_GUI_C2ES_sp1/ddr3_bot.done
ddr3_bts_GUI_C2ES_sp1/ddr3_bot.dpf
ddr3_bts_GUI_C2ES_sp1/ddr3_bot.fit.rpt
ddr3_bts_GUI_C2ES_sp1/ddr3_bot.fit.smsg
ddr3_bts_GUI_C2ES_sp1/ddr3_bot.fit.summary
ddr3_bts_GUI_C2ES_sp1/ddr3_bot.flow.rpt
ddr3_bts_GUI_C2ES_sp1/ddr3_bot.jdi
ddr3_bts_GUI_C2ES_sp1/ddr3_bot.map.rpt
ddr3_bts_GUI_C2ES_sp1/ddr3_bot.map.smsg
ddr3_bts_GUI_C2ES_sp1/ddr3_bot.map.summary
ddr3_bts_GUI_C2ES_sp1/ddr3_bot.merge.rpt
ddr3_bts_GUI_C2ES_sp1/ddr3_bot.mif_update.rpt
ddr3_bts_GUI_C2ES_sp1/ddr3_bot.out.sdc
ddr3_bts_GUI_C2ES_sp1/ddr3_bot.pin
ddr3_bts_GUI_C2ES_sp1/ddr3_bot.qarlog
ddr3_bts_G

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