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文件名称:3G

  • 所属分类：
    Other systems
  • 标签属性：
    [Matlab] [源码]
  • 上传时间：
    2012-11-16
  • 文件大小：
    12.63mb
  • 已下载：
    0次
  • 提 供 者：
    xiao*****
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

手机3g开发资料，很好很强大，欢迎大家下载。-3g mobile phone development information, is a very powerful are welcome to download.
(系统自动生成,下载前可以参看下载内容)

下载文件列表

3G/20101241321615550.rar
3G/201012413273669765.rar
3G/201031020102095039.rar
3G/201092621174235864.zip
3G/PAPR/Clipping_PAPR.m
3G/PAPR/SLM_PAPR.m
3G/PAPR/降低OFDM的PAPR的优化算法的研究以及MATLAB 仿真.doc
3G/verilogHDL source/source/chap10/acc.acf
3G/verilogHDL source/source/chap10/acc.hif
3G/verilogHDL source/source/chap10/acc.v
3G/verilogHDL source/source/chap10/accn.v
3G/verilogHDL source/source/chap10/add8.v
3G/verilogHDL source/source/chap10/adder8.v
3G/verilogHDL source/source/chap10/block1.v
3G/verilogHDL source/source/chap10/block2.v
3G/verilogHDL source/source/chap10/block3.v
3G/verilogHDL source/source/chap10/block4.v
3G/verilogHDL source/source/chap10/control.v
3G/verilogHDL source/source/chap10/fsm.v
3G/verilogHDL source/source/chap10/longframe1.v
3G/verilogHDL source/source/chap10/longframe2.v
3G/verilogHDL source/source/chap10/pipeline.v
3G/verilogHDL source/source/chap10/reg8.v
3G/verilogHDL source/source/chap10/resource1.v
3G/verilogHDL source/source/chap10/resource2.v
3G/verilogHDL source/source/chap11/account.v
3G/verilogHDL source/source/chap11/clock.v
3G/verilogHDL source/source/chap11/count10.v
3G/verilogHDL source/source/chap11/fre_ctrl.v
3G/verilogHDL source/source/chap11/latch_16.v
3G/verilogHDL source/source/chap11/paobiao.v
3G/verilogHDL source/source/chap11/sell.v
3G/verilogHDL source/source/chap11/song.v
3G/verilogHDL source/source/chap11/traffic.v
3G/verilogHDL source/source/chap12/add_ahead.v
3G/verilogHDL source/source/chap12/add_bx.v
3G/verilogHDL source/source/chap12/add_jl.v
3G/verilogHDL source/source/chap12/add_tree.v
3G/verilogHDL source/source/chap12/correlator.v
3G/verilogHDL source/source/chap12/crc.v
3G/verilogHDL source/source/chap12/cycle.v
3G/verilogHDL source/source/chap12/decoder1.v
3G/verilogHDL source/source/chap12/decoder2.v
3G/verilogHDL source/source/chap12/fir.v
3G/verilogHDL source/source/chap12/linear.v
3G/verilogHDL source/source/chap12/mult.v
3G/verilogHDL source/source/chap12/mult4x4.v
3G/verilogHDL source/source/chap3/adder4.acf
3G/verilogHDL source/source/chap3/adder4.hif
3G/verilogHDL source/source/chap3/adder4.ndb
3G/verilogHDL source/source/chap3/adder4.v
3G/verilogHDL source/source/chap3/adder_tp.v
3G/verilogHDL source/source/chap3/aoi.v
3G/verilogHDL source/source/chap3/count4.v
3G/verilogHDL source/source/chap3/count4_tp.v
3G/verilogHDL source/source/chap5/adder.v
3G/verilogHDL source/source/chap5/adder16.v
3G/verilogHDL source/source/chap5/alu.v
3G/verilogHDL source/source/chap5/block.v
3G/verilogHDL source/source/chap5/buried_ff.v
3G/verilogHDL source/source/chap5/compile.v
3G/verilogHDL source/source/chap5/count.v
3G/verilogHDL source/source/chap5/count60.v
3G/verilogHDL source/source/chap5/decode4_7.v
3G/verilogHDL source/source/chap5/loop1.v
3G/verilogHDL source/source/chap5/loop2.v
3G/verilogHDL source/source/chap5/loop3.v
3G/verilogHDL source/source/chap5/mult_for.v
3G/verilogHDL source/source/chap5/mult_repeat.v
3G/verilogHDL source/source/chap5/mux21_1.v
3G/verilogHDL source/source/chap5/mux21_2.v
3G/verilogHDL source/source/chap5/mux4_1.v
3G/verilogHDL source/source/chap5/mux_casez.v
3G/verilogHDL source/source/chap5/non_block.v
3G/verilogHDL source/source/chap5/test.v
3G/verilogHDL source/source/chap5/voter7.v
3G/verilogHDL source/source/chap5/wave1.v
3G/verilogHDL source/source/chap5/wave2.v
3G/verilogHDL source/source/chap6/alutask.v
3G/verilogHDL source/source/chap6/alu_tp.v
3G/verilogHDL source/source/chap6/code_83.v
3G/verilogHDL source/source/chap6/count.v
3G/verilogHDL source/source/chap6/funct.v
3G/verilogHDL source/source/chap6/funct_tp.v
3G/verilogHDL source/source/chap6/paral1.v
3G/verilogHDL source/source/chap6/paral2.v
3G/verilogHDL source/source/chap6/serial1.v
3G/verilogHDL source/source/chap6/serial2.v
3G/verilogHDL source/source/chap7/add4_1.v
3G/verilogHDL source/source/chap7/add4_2.v
3G/verilogHDL source/source/chap7/add4_3.v
3G/verilogHDL source/source/chap7/count4.v
3G/verilogHDL source/source/chap7/full_add1.v
3G/verilogHDL source/source/chap7/full_add2.v
3G/verilogHDL source/source/chap7/full_add3.v
3G/verilogHDL source/source/chap7/full_add4.v
3G/verilogHDL source/source/chap7/full_add5.v
3G/verilogHDL source/source/chap7/half_add1.v
3G/verilogHDL source/source/chap7/half_add2.v
3G/verilogHDL source/source/chap7/half_add3.v
3G/verilogHDL source/source/chap7/half_add4.v
3G/verilogHDL source/source/chap7/mux2_1a.v
3G/verilogHDL source/source/chap7/mux2_1b.v
3G/verilogHDL source/source/chap7/mux2_1c.v
3G/verilogHDL source/source/chap7/mux4_1a.v
3G/verilogHDL source/source/chap7/mux4_1b.v
3G/verilogHDL source/source/chap7/mux4_1c.v
3G/verilogHDL source/source/chap7/mux4_1d.v
3G/verilogHDL source/source/chap8/add8_tp.v
3G/verilogHDL source/source/chap8/carry_udp.v
3G/verilogHDL source/source/chap8/carry_udpx1.v
3G/verilogHDL source/source/chap8/carry_udpx2.v
3G/verilogHDL source/source/chap8/count8_tp.v
3G/verilogHDL source/source/chap8/delay.v
3G/verilogHDL source/source/chap8/dff.v
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3G/verilogHDL source/source/chap8/mult_tp.v
3G/verilogHDL source/source/chap8/mu

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