文件名称:lab1
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所属分类：
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- 上传时间：2012-11-16
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文件大小：3.68kb
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labs in verilog it consists of lab work from design of mux adders from primitives
(系统自动生成,下载前可以参看下载内容)
下载文件列表
lab1/rtl/.alu_8.v.swp
lab1/rtl/add_sub4.v
lab1/rtl/alu4.v
lab1/rtl/b2g.v
lab1/rtl/decoder3x8.v
lab1/rtl/eg1.v
lab1/rtl/encoder4x2.v
lab1/rtl/fulladder.v
lab1/rtl/g2b.v
lab1/rtl/multiplier.v
lab1/rtl/mux2_1.v
lab1/rtl/mux8_1.v
lab1/rtl/xor_3.v
lab1/rtl
lab1
lab1/rtl/add_sub4.v
lab1/rtl/alu4.v
lab1/rtl/b2g.v
lab1/rtl/decoder3x8.v
lab1/rtl/eg1.v
lab1/rtl/encoder4x2.v
lab1/rtl/fulladder.v
lab1/rtl/g2b.v
lab1/rtl/multiplier.v
lab1/rtl/mux2_1.v
lab1/rtl/mux8_1.v
lab1/rtl/xor_3.v
lab1/rtl
lab1
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