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文件名称:sdr-sdram-(verilog)

  • 所属分类：
    VHDL编程
  • 标签属性：
    [PDF]
  • 上传时间：
    2012-11-16
  • 文件大小：
    759.18kb
  • 已下载：
    1次
  • 提 供 者：
    左***
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

Altera的SDR SDRAM模型，verilog实现，带说明书文件以及仿真文件、SDRAM原型文件。-Altera' s SDR SDRAM model, verilog implementation, with manual files and simulation files, SDRAM prototype file.
相关搜索： sdr sdram verilog northwest SDR sdr sdram verilog sdr sdram

(系统自动生成,下载前可以参看下载内容)

下载文件列表

verilog
verilog/doc
verilog/doc/readme.txt
verilog/doc/sdr_sdram.pdf
verilog/model
verilog/model/mt48lc8m16a2.v
verilog/route
verilog/route/PLL1.v
verilog/route/sdr_sdram.csf
verilog/route/sdr_sdram.esf
verilog/route/sdr_sdram.vqm
verilog/simulation
verilog/simulation/modelsim.ini
verilog/simulation/readme.txt
verilog/simulation/sdr_sdram_tb.v
verilog/simulation/work
verilog/simulation/work/altclklock
verilog/simulation/work/altclklock/verilog.psm
verilog/simulation/work/altclklock/_primary.dat
verilog/simulation/work/altclklock/_primary.vhd
verilog/simulation/work/command
verilog/simulation/work/command/verilog.psm
verilog/simulation/work/command/_primary.dat
verilog/simulation/work/command/_primary.vhd
verilog/simulation/work/control_interface
verilog/simulation/work/control_interface/verilog.psm
verilog/simulation/work/control_interface/_primary.dat
verilog/simulation/work/control_interface/_primary.vhd
verilog/simulation/work/mt48lc8m16a2
verilog/simulation/work/mt48lc8m16a2/verilog.psm
verilog/simulation/work/mt48lc8m16a2/_primary.dat
verilog/simulation/work/mt48lc8m16a2/_primary.vhd
verilog/simulation/work/pll1
verilog/simulation/work/pll1/verilog.psm
verilog/simulation/work/pll1/_primary.dat
verilog/simulation/work/pll1/_primary.vhd
verilog/simulation/work/sdr_data_path
verilog/simulation/work/sdr_data_path/verilog.psm
verilog/simulation/work/sdr_data_path/_primary.dat
verilog/simulation/work/sdr_data_path/_primary.vhd
verilog/simulation/work/sdr_sdram
verilog/simulation/work/sdr_sdram/verilog.psm
verilog/simulation/work/sdr_sdram/_primary.dat
verilog/simulation/work/sdr_sdram/_primary.vhd
verilog/simulation/work/sdr_sdram_tb
verilog/simulation/work/sdr_sdram_tb/verilog.psm
verilog/simulation/work/sdr_sdram_tb/_primary.dat
verilog/simulation/work/sdr_sdram_tb/_primary.vhd
verilog/simulation/work/_info
verilog/source
verilog/source/altclklock.v
verilog/source/Command.v
verilog/source/compile_all.v
verilog/source/control_interface.v
verilog/source/Params.v
verilog/source/PLL1.v
verilog/source/sdr_data_path.v
verilog/source/sdr_sdram.v
verilog/synthesis
verilog/synthesis/synplicity
verilog/synthesis/synplicity/sdr_sdram.prj

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