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文件名称:S6_VGA

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [ASM] [源码]
  • 上传时间：
    2012-11-16
  • 文件大小：
    3.17mb
  • 已下载：
    0次
  • 提 供 者：
    成***
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
电信下载 联通下载
别用迅雷、360浏览器下载。
如迅雷强制弹出，可右键点击选“另存为”。
失败请重下，重下不扣分。
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

程序实现的功能是在VGA显示器上显示彩色条纹，共8种颜色，

可以使用嵌入式逻辑分析仪观测信号；-Program implementation function is displayed on the VGA display colored stripes, a total of 8 colors, you can use the embedded logic analyzer observation signal
(系统自动生成,下载前可以参看下载内容)

下载文件列表

S6_VGA/
S6_VGA/Doc/
S6_VGA/Doc/程序说明.txt
S6_VGA/Proj/
S6_VGA/Proj/cmp_state.ini
S6_VGA/Proj/ColorBar.asm.rpt
S6_VGA/Proj/ColorBar.cdf
S6_VGA/Proj/ColorBar.done
S6_VGA/Proj/ColorBar.eda.rpt
S6_VGA/Proj/ColorBar.fit.eqn
S6_VGA/Proj/ColorBar.fit.rpt
S6_VGA/Proj/ColorBar.fit.smsg
S6_VGA/Proj/ColorBar.fit.summary
S6_VGA/Proj/ColorBar.flow.rpt
S6_VGA/Proj/ColorBar.jdi
S6_VGA/Proj/ColorBar.map.eqn
S6_VGA/Proj/ColorBar.map.rpt
S6_VGA/Proj/ColorBar.map.summary
S6_VGA/Proj/ColorBar.pin
S6_VGA/Proj/ColorBar.pof
S6_VGA/Proj/ColorBar.qpf
S6_VGA/Proj/ColorBar.qsf
S6_VGA/Proj/ColorBar.qws
S6_VGA/Proj/ColorBar.sim.rpt
S6_VGA/Proj/ColorBar.sof
S6_VGA/Proj/ColorBar.tan.rpt
S6_VGA/Proj/ColorBar.tan.summary
S6_VGA/Proj/ColorBar.vwf
S6_VGA/Proj/ColorBar_assignment_defaults.qdf
S6_VGA/Proj/db/
S6_VGA/Proj/db/add_sub_4rh.tdf
S6_VGA/Proj/db/add_sub_5rh.tdf
S6_VGA/Proj/db/add_sub_ish.tdf
S6_VGA/Proj/db/altsyncram_1f92.tdf
S6_VGA/Proj/db/altsyncram_5f92.tdf
S6_VGA/Proj/db/altsyncram_uso3.tdf
S6_VGA/Proj/db/altsyncram_ve92.tdf
S6_VGA/Proj/db/cntr_2ti.tdf
S6_VGA/Proj/db/cntr_72i.tdf
S6_VGA/Proj/db/cntr_7u9.tdf
S6_VGA/Proj/db/cntr_cmi.tdf
S6_VGA/Proj/db/cntr_dn7.tdf
S6_VGA/Proj/db/cntr_e29.tdf
S6_VGA/Proj/db/cntr_f29.tdf
S6_VGA/Proj/db/cntr_h29.tdf
S6_VGA/Proj/db/cntr_ln7.tdf
S6_VGA/Proj/db/cntr_mo8.tdf
S6_VGA/Proj/db/cntr_no8.tdf
S6_VGA/Proj/db/cntr_nt9.tdf
S6_VGA/Proj/db/cntr_po8.tdf
S6_VGA/Proj/db/cntr_rt7.tdf
S6_VGA/Proj/db/cntr_s3i.tdf
S6_VGA/Proj/db/cntr_tn7.tdf
S6_VGA/Proj/db/cntr_vt9.tdf
S6_VGA/Proj/db/ColorBar.db_info
S6_VGA/Proj/db/ColorBar_cmp.qrpt
S6_VGA/Proj/db/decode_9ie.tdf
S6_VGA/Proj/db/decode_9jf.tdf
S6_VGA/Proj/db/decode_fga.tdf
S6_VGA/Proj/db/decode_ogi.tdf
S6_VGA/Proj/db/mux_8ec.tdf
S6_VGA/Proj/db/mux_qfc.tdf
S6_VGA/Proj/db/mux_rgc.tdf
S6_VGA/Proj/db/mux_tab.tdf
S6_VGA/Proj/db/prev_cmp_ColorBar.asm.qmsg
S6_VGA/Proj/db/prev_cmp_ColorBar.eda.qmsg
S6_VGA/Proj/db/prev_cmp_ColorBar.fit.qmsg
S6_VGA/Proj/db/prev_cmp_ColorBar.map.qmsg
S6_VGA/Proj/db/prev_cmp_ColorBar.qmsg
S6_VGA/Proj/db/prev_cmp_ColorBar.tan.qmsg
S6_VGA/Proj/simulation/
S6_VGA/Proj/simulation/modelsim/
S6_VGA/Proj/simulation/modelsim/ColorBar.vo
S6_VGA/Proj/simulation/modelsim/ColorBar_modelsim.xrf
S6_VGA/Proj/simulation/modelsim/ColorBar_v.sdo
S6_VGA/Proj/simulation/modelsim/cyclone_atoms.v
S6_VGA/Proj/simulation/modelsim/vga_test.cr.mti
S6_VGA/Proj/simulation/modelsim/vga_test.mpf
S6_VGA/Proj/simulation/modelsim/vga_test.v
S6_VGA/Proj/simulation/modelsim/vga_vl.v
S6_VGA/Proj/simulation/modelsim/vsim.wlf
S6_VGA/Proj/simulation/modelsim/wave.do
S6_VGA/Proj/simulation/modelsim/work/
S6_VGA/Proj/simulation/modelsim/work/@c@y@c@l@o@n@e_@p@r@i@m_@d@f@f@e/
S6_VGA/Proj/simulation/modelsim/work/@c@y@c@l@o@n@e_@p@r@i@m_@d@f@f@e/verilog.asm
S6_VGA/Proj/simulation/modelsim/work/@c@y@c@l@o@n@e_@p@r@i@m_@d@f@f@e/_primary.dat
S6_VGA/Proj/simulation/modelsim/work/@c@y@c@l@o@n@e_@p@r@i@m_@d@f@f@e/_primary.vhd
S6_VGA/Proj/simulation/modelsim/work/@color@bar/
S6_VGA/Proj/simulation/modelsim/work/@color@bar/verilog.asm
S6_VGA/Proj/simulation/modelsim/work/@color@bar/_primary.dat
S6_VGA/Proj/simulation/modelsim/work/@color@bar/_primary.vhd
S6_VGA/Proj/simulation/modelsim/work/cyclone_and1/
S6_VGA/Proj/simulation/modelsim/work/cyclone_and16/
S6_VGA/Proj/simulation/modelsim/work/cyclone_and16/verilog.asm
S6_VGA/Proj/simulation/modelsim/work/cyclone_and16/_primary.dat
S6_VGA/Proj/simulation/modelsim/work/cyclone_and16/_primary.vhd
S6_VGA/Proj/simulation/modelsim/work/cyclone_and1/verilog.asm
S6_VGA/Proj/simulation/modelsim/work/cyclone_and1/_primary.dat
S6_VGA/Proj/simulation/modelsim/work/cyclone_and1/_primary.vhd
S6_VGA/Proj/simulation/modelsim/work/cyclone_asmiblock/
S6_VGA/Proj/simulation/modelsim/work/cyclone_asmiblock/verilog.asm
S6_VGA/Proj/simulation/modelsim/work/cyclone_asmiblock/_primary.dat
S6_VGA/Proj/simulation/modelsim/work/cyclone_asmiblock/_primary.vhd
S6_VGA/Proj/simulation/modelsim/work/cyclone_asynch_io/
S6_VGA/Proj/simulation/modelsim/work/cyclone_asynch_io/verilog.asm
S6_VGA/Proj/simulation/modelsim/work/cyclone_asynch_io/_primary.dat
S6_VGA/Proj/simulation/modelsim/work/cyclone_asynch_io/_primary.vhd
S6_VGA/Proj/simulation/modelsim/work/cyclone_asynch_lcell/
S6_VGA/Proj/simulation/modelsim/work/cyclone_asynch_lcell/verilog.asm
S6_VGA/Proj/simulation/modelsim/work/cyclone_asynch_lcell/_primary.dat
S6_VGA/Proj/simulation/modelsim/work/cyclone_asynch_lcell/_primary.vhd
S6_VGA/Proj/simulation/modelsim/work/cyclone_b17mux21/
S6_VGA/Proj/simulation/modelsim/work/cyclone_b17mux21/verilog.asm
S6_VGA/Proj/simulation/modelsim/work/cyclone_b17mux21/_primary.dat
S6_VGA/Proj/simulation/modelsim/work/cyclone_b17mux21/_primary.vhd
S6_VGA/Proj/simulation/modelsim/work/cyclone_b5mux21/
S6_VGA/Proj/simulation/modelsim/work/cyclone_b5mux21/verilog.asm
S6_VGA/Proj/simulation/modelsim/work/cyclone_b5mux21/_primary.dat
S6_VGA/Proj/simulation/modelsim/work/cyclone_b5mux21/_primary.vhd
S6_VGA/Proj/simulation/modelsim/work/cyclone_bmux21/
S6_VGA/Proj/simulation/modelsim/work/cyclone_bmux21/verilog.asm
S6_VGA/Proj/simulation/modelsim/work/cyclone_bmux21/_primary.dat
S6_VGA/Proj/simulation/modelsim/w

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