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文件名称:SD_Controller_Verilog

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [C/C++] [源码]
  • 上传时间：
    2012-11-16
  • 文件大小：
    1.58mb
  • 已下载：
    3次
  • 提 供 者：
    jin***
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

该程序包是SD卡/MMC卡控制器SDC的verilog语言包，它包括以下4部分：RTL源代码，测试平台，软件仿真文件，说明文件。-This source package is the SD card and MMC card controler model based on the Verilog language. It has the following 4 parts: RTL language, testbench, software simulating files and help document.
相关搜索： rtl mmc verilog jyhv9 sd controller sd controller SD CONTROLLER M-SD-301-L

(系统自动生成,下载前可以参看下载内容)

下载文件列表

SD_Controller_Verilog/bench/sdc_dma/verilog/sdModel.v
SD_Controller_Verilog/bench/sdc_dma/verilog/SD_controller_top_tb.v
SD_Controller_Verilog/bench/sdc_dma/verilog/timescale.v
SD_Controller_Verilog/bench/sdc_dma/verilog/transcript
SD_Controller_Verilog/bench/sdc_dma/verilog/wb_bus_mon.v
SD_Controller_Verilog/bench/sdc_dma/verilog/wb_master32.v
SD_Controller_Verilog/bench/sdc_dma/verilog/wb_master_behavioral.v
SD_Controller_Verilog/bench/sdc_dma/verilog/wb_model_defines.v
SD_Controller_Verilog/bench/sdc_dma/verilog/wb_slave_behavioral.v
SD_Controller_Verilog/doc/Design SDC_MMC controller.pdf
SD_Controller_Verilog/doc/References/Simplified_Physical_Layer_Spec-1.pdf
SD_Controller_Verilog/doc/Specification SDC_MMC controller.pdf
SD_Controller_Verilog/rtl/sdc_dma/verilog/Makefile
SD_Controller_Verilog/rtl/sdc_dma/verilog/SD_Bd.v
SD_Controller_Verilog/rtl/sdc_dma/verilog/SD_clock_divider.v
SD_Controller_Verilog/rtl/sdc_dma/verilog/SD_cmd_master.v
SD_Controller_Verilog/rtl/sdc_dma/verilog/SD_cmd_serial_host.v
SD_Controller_Verilog/rtl/sdc_dma/verilog/SD_controller_top.v
SD_Controller_Verilog/rtl/sdc_dma/verilog/SD_controller_wb.v
SD_Controller_Verilog/rtl/sdc_dma/verilog/SD_crc_16.v
SD_Controller_Verilog/rtl/sdc_dma/verilog/SD_crc_7.v
SD_Controller_Verilog/rtl/sdc_dma/verilog/SD_data_host.v
SD_Controller_Verilog/rtl/sdc_dma/verilog/SD_data_master.v
SD_Controller_Verilog/rtl/sdc_dma/verilog/SD_defines.v
SD_Controller_Verilog/rtl/sdc_dma/verilog/SD_FIFO_RX_Filler.v
SD_Controller_Verilog/rtl/sdc_dma/verilog/SD_FIFO_TX_Filler.v
SD_Controller_Verilog/rtl/sdc_fifo/verilog/Makefile
SD_Controller_Verilog/rtl/sdc_fifo/verilog/sd_cmd_phy.v
SD_Controller_Verilog/rtl/sdc_fifo/verilog/sd_controller_fifo_actel.v
SD_Controller_Verilog/rtl/sdc_fifo/verilog/sd_controller_fifo_wb.v
SD_Controller_Verilog/rtl/sdc_fifo/verilog/sd_counter.v
SD_Controller_Verilog/rtl/sdc_fifo/verilog/sd_crc_16.v
SD_Controller_Verilog/rtl/sdc_fifo/verilog/sd_crc_7.v
SD_Controller_Verilog/rtl/sdc_fifo/verilog/sd_data_phy.v
SD_Controller_Verilog/rtl/sdc_fifo/verilog/sd_defines.v
SD_Controller_Verilog/rtl/sdc_fifo/verilog/sd_fifo.v
SD_Controller_Verilog/rtl/sdc_fifo/verilog/sd_ip_comp_inst.v
SD_Controller_Verilog/rtl/sdc_fifo/verilog/versatile_fifo_async_cmp.v
SD_Controller_Verilog/rtl/sdc_fifo/verilog/versatile_fifo_dptam_dw.v
SD_Controller_Verilog/sim/rtl_sim/bin/FLASH.txt
SD_Controller_Verilog/sim/rtl_sim/bin/wb_memory.txt
SD_Controller_Verilog/sim/rtl_sim/log/eth_tb_host.log
SD_Controller_Verilog/sim/rtl_sim/log/eth_tb_phy.log
SD_Controller_Verilog/sim/rtl_sim/log/eth_tb_wb_m_mon.log
SD_Controller_Verilog/sim/rtl_sim/log/eth_tb_wb_s_mon.log
SD_Controller_Verilog/sim/rtl_sim/log/sdc_tb.log
SD_Controller_Verilog/sim/rtl_sim/log/sd_model.log
SD_Controller_Verilog/sim/rtl_sim/log/sd_tb_memory.log
SD_Controller_Verilog/sim/rtl_sim/run/comp.do
SD_Controller_Verilog/sim/rtl_sim/run/log/eth_tb_host.log
SD_Controller_Verilog/sim/rtl_sim/run/log/eth_tb_phy.log
SD_Controller_Verilog/sim/rtl_sim/run/log/eth_tb_wb_m_mon.log
SD_Controller_Verilog/sim/rtl_sim/run/log/eth_tb_wb_s_mon.log
SD_Controller_Verilog/sim/rtl_sim/run/log/sdc_tb.log
SD_Controller_Verilog/sim/rtl_sim/run/log/sd_model.log
SD_Controller_Verilog/sim/rtl_sim/run/log/sd_tb_memory.log
SD_Controller_Verilog/sim/rtl_sim/run/work/_info
SD_Controller_Verilog/sim/rtl_sim/run/work/_temp/vlog086ftz
SD_Controller_Verilog/sw/sdc_dma/board.h
SD_Controller_Verilog/sw/sdc_dma/BootReset.S
SD_Controller_Verilog/sw/sdc_dma/BootReset.S.lowram
SD_Controller_Verilog/sw/sdc_dma/main.c
SD_Controller_Verilog/sw/sdc_dma/orsocdef.h
SD_Controller_Verilog/sw/sdc_dma/ram.ld
SD_Controller_Verilog/sw/sdc_dma/sd_controller.c
SD_Controller_Verilog/sw/sdc_dma/sd_controller.h
SD_Controller_Verilog/sw/sdc_dma/spr_defs.h
SD_Controller_Verilog/sw/sdc_dma/uart.c
SD_Controller_Verilog/sw/sdc_dma/uart.h
SD_Controller_Verilog/sw/sdc_fifo/main.c
SD_Controller_Verilog/sim/rtl_sim/run/work/_temp
SD_Controller_Verilog/sim/rtl_sim/run/log
SD_Controller_Verilog/sim/rtl_sim/run/work
SD_Controller_Verilog/bench/sdc_dma/verilog
SD_Controller_Verilog/rtl/sdc_dma/verilog
SD_Controller_Verilog/rtl/sdc_fifo/verilog
SD_Controller_Verilog/sim/rtl_sim/bin
SD_Controller_Verilog/sim/rtl_sim/log
SD_Controller_Verilog/sim/rtl_sim/run
SD_Controller_Verilog/bench/sdc_dma
SD_Controller_Verilog/doc/References
SD_Controller_Verilog/rtl/sdc_dma
SD_Controller_Verilog/rtl/sdc_fifo
SD_Controller_Verilog/sim/rtl_sim
SD_Controller_Verilog/sw/sdc_dma
SD_Controller_Verilog/sw/sdc_fifo
SD_Controller_Verilog/bench
SD_Controller_Verilog/doc
SD_Controller_Verilog/rtl
SD_Controller_Verilog/sim
SD_Controller_Verilog/sw
SD_Controller_Verilog

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