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文件名称:mul

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2012-11-16
  • 文件大小：
    2.44kb
  • 已下载：
    0次
  • 提 供 者：
    y***
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

8×8乘法器的veilog代码，分几个模块书写，代码都在里面-8 × 8 multiplier veilog code in several modules written in code inside
(系统自动生成,下载前可以参看下载内容)

下载文件列表

新建文件夹/multshift_contrl.v
新建文件夹/reg16.v
新建文件夹/shifta.v
新建文件夹/shiftb.v
新建文件夹/sum.v
新建文件夹/test.v
新建文件夹

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