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文件名称:Verilog_Development_Board_Sources

  • 所属分类：
    VHDL编程
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2008-10-13
  • 文件大小：
    3.01mb
  • 已下载：
    0次
  • 提 供 者：
    Ja***
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

朋友，我是Jawen.看到先前上载的一套CPLD开发板的VHDL源码挺受欢迎的，现在就将她的Verilog源码也一并贡献给大家：8位优先编码器,乘法器,多路选择器,二进制转BCD码,加法器,减法器,简单状态机,四位比较器,7段数码管,i2c总线,lcd液晶显示,拨码开关,串口,蜂鸣器,矩阵键盘,跑马灯,交通灯,数字时钟-friends, I Jawen. previously seen on the set of CPLD Development Board VHDL source code quite welcome, Now she will also be Verilog source contribution to everyone : eight priority encoder, multipliers, Multi-channel selector, binary to BCD, adder, subtraction device, the simple state machine, four comparators, 7 of the digital control, i2c bus, lcd LCD allocated code switches, serial port, the buzzer sounded, matrix keyboards, Bomadeng. Traffic lights, digital clock
(系统自动生成,下载前可以参看下载内容)

下载文件列表

Verilog/基础实验/8位优先编码器/.xhdl3.xref
Verilog/基础实验/8位优先编码器/cmp_state.ini
Verilog/基础实验/8位优先编码器/db/encode.(0).cnf.cdb
Verilog/基础实验/8位优先编码器/db/encode.(0).cnf.hdb
Verilog/基础实验/8位优先编码器/db/encode.asm.qmsg
Verilog/基础实验/8位优先编码器/db/encode.cbx.xml
Verilog/基础实验/8位优先编码器/db/encode.cmp.cdb
Verilog/基础实验/8位优先编码器/db/encode.cmp.hdb
Verilog/基础实验/8位优先编码器/db/encode.cmp.rdb
Verilog/基础实验/8位优先编码器/db/encode.cmp.tdb
Verilog/基础实验/8位优先编码器/db/encode.cmp0.ddb
Verilog/基础实验/8位优先编码器/db/encode.db_info
Verilog/基础实验/8位优先编码器/db/encode.eco.cdb
Verilog/基础实验/8位优先编码器/db/encode.fit.qmsg
Verilog/基础实验/8位优先编码器/db/encode.hier_info
Verilog/基础实验/8位优先编码器/db/encode.hif
Verilog/基础实验/8位优先编码器/db/encode.map.cdb
Verilog/基础实验/8位优先编码器/db/encode.map.hdb
Verilog/基础实验/8位优先编码器/db/encode.map.qmsg
Verilog/基础实验/8位优先编码器/db/encode.pre_map.cdb
Verilog/基础实验/8位优先编码器/db/encode.pre_map.hdb
Verilog/基础实验/8位优先编码器/db/encode.psp
Verilog/基础实验/8位优先编码器/db/encode.rtlv.hdb
Verilog/基础实验/8位优先编码器/db/encode.rtlv_sg.cdb
Verilog/基础实验/8位优先编码器/db/encode.rtlv_sg_swap.cdb
Verilog/基础实验/8位优先编码器/db/encode.sgdiff.cdb
Verilog/基础实验/8位优先编码器/db/encode.sgdiff.hdb
Verilog/基础实验/8位优先编码器/db/encode.sld_design_entry.sci
Verilog/基础实验/8位优先编码器/db/encode.sld_design_entry_dsc.sci
Verilog/基础实验/8位优先编码器/db/encode.syn_hier_info
Verilog/基础实验/8位优先编码器/db/encode.tan.qmsg
Verilog/基础实验/8位优先编码器/db/encode_cmp.qrpt
Verilog/基础实验/8位优先编码器/db
Verilog/基础实验/8位优先编码器/encode.asm.rpt
Verilog/基础实验/8位优先编码器/encode.cdf
Verilog/基础实验/8位优先编码器/encode.done
Verilog/基础实验/8位优先编码器/encode.fit.eqn
Verilog/基础实验/8位优先编码器/encode.fit.rpt
Verilog/基础实验/8位优先编码器/encode.fit.summary
Verilog/基础实验/8位优先编码器/encode.flow.rpt
Verilog/基础实验/8位优先编码器/encode.map.eqn
Verilog/基础实验/8位优先编码器/encode.map.rpt
Verilog/基础实验/8位优先编码器/encode.map.summary
Verilog/基础实验/8位优先编码器/encode.pin
Verilog/基础实验/8位优先编码器/encode.pof
Verilog/基础实验/8位优先编码器/encode.qpf
Verilog/基础实验/8位优先编码器/encode.qsf
Verilog/基础实验/8位优先编码器/encode.qws
Verilog/基础实验/8位优先编码器/encode.tan.rpt
Verilog/基础实验/8位优先编码器/encode.tan.summary
Verilog/基础实验/8位优先编码器/encode.v
Verilog/基础实验/8位优先编码器/encode.v.bak
Verilog/基础实验/8位优先编码器
Verilog/基础实验/乘法器/.xhdl3.xref
Verilog/基础实验/乘法器/cmp_state.ini
Verilog/基础实验/乘法器/db/mlt.(0).cnf.cdb
Verilog/基础实验/乘法器/db/mlt.(0).cnf.hdb
Verilog/基础实验/乘法器/db/mlt.(1).cnf.cdb
Verilog/基础实验/乘法器/db/mlt.(1).cnf.hdb
Verilog/基础实验/乘法器/db/mlt.(2).cnf.cdb
Verilog/基础实验/乘法器/db/mlt.(2).cnf.hdb
Verilog/基础实验/乘法器/db/mlt.(3).cnf.cdb
Verilog/基础实验/乘法器/db/mlt.(3).cnf.hdb
Verilog/基础实验/乘法器/db/mlt.asm.qmsg
Verilog/基础实验/乘法器/db/mlt.cbx.xml
Verilog/基础实验/乘法器/db/mlt.cmp.cdb
Verilog/基础实验/乘法器/db/mlt.cmp.hdb
Verilog/基础实验/乘法器/db/mlt.cmp.rdb
Verilog/基础实验/乘法器/db/mlt.cmp.tdb
Verilog/基础实验/乘法器/db/mlt.cmp0.ddb
Verilog/基础实验/乘法器/db/mlt.db_info
Verilog/基础实验/乘法器/db/mlt.eco.cdb
Verilog/基础实验/乘法器/db/mlt.fit.qmsg
Verilog/基础实验/乘法器/db/mlt.hier_info
Verilog/基础实验/乘法器/db/mlt.hif
Verilog/基础实验/乘法器/db/mlt.map.cdb
Verilog/基础实验/乘法器/db/mlt.map.hdb
Verilog/基础实验/乘法器/db/mlt.map.qmsg
Verilog/基础实验/乘法器/db/mlt.pre_map.cdb
Verilog/基础实验/乘法器/db/mlt.pre_map.hdb
Verilog/基础实验/乘法器/db/mlt.psp
Verilog/基础实验/乘法器/db/mlt.rtlv.hdb
Verilog/基础实验/乘法器/db/mlt.rtlv_sg.cdb
Verilog/基础实验/乘法器/db/mlt.rtlv_sg_swap.cdb
Verilog/基础实验/乘法器/db/mlt.sgdiff.cdb
Verilog/基础实验/乘法器/db/mlt.sgdiff.hdb
Verilog/基础实验/乘法器/db/mlt.sld_design_entry.sci
Verilog/基础实验/乘法器/db/mlt.sld_design_entry_dsc.sci
Verilog/基础实验/乘法器/db/mlt.syn_hier_info
Verilog/基础实验/乘法器/db/mlt.tan.qmsg
Verilog/基础实验/乘法器/db/mlt_cmp.qrpt
Verilog/基础实验/乘法器/db
Verilog/基础实验/乘法器/mlt.asm.rpt
Verilog/基础实验/乘法器/mlt.done
Verilog/基础实验/乘法器/mlt.fit.eqn
Verilog/基础实验/乘法器/mlt.fit.rpt
Verilog/基础实验/乘法器/mlt.fit.summary
Verilog/基础实验/乘法器/mlt.flow.rpt
Verilog/基础实验/乘法器/mlt.map.eqn
Verilog/基础实验/乘法器/mlt.map.rpt
Verilog/基础实验/乘法器/mlt.map.summary
Verilog/基础实验/乘法器/mlt.pin
Verilog/基础实验/乘法器/mlt.pof
Verilog/基础实验/乘法器/mlt.qpf
Verilog/基础实验/乘法器/mlt.qsf
Verilog/基础实验/乘法器/mlt.qws
Verilog/基础实验/乘法器/mlt.tan.rpt
Verilog/基础实验/乘法器/mlt.tan.summary
Verilog/基础实验/乘法器/mlt.v
Verilog/基础实验/乘法器/mlt.v.bak
Verilog/基础实验/乘法器
Verilog/基础实验/二进制转BCD码/bcd.asm.rpt
Verilog/基础实验/二进制转BCD码/bcd.cdf
Verilog/基础实验/二进制转BCD码/bcd.done
Verilog/基础实验/二进制转BCD码/bcd.fit.eqn
Verilog/基础实验/二进制转BCD码/bcd.fit.rpt
Verilog/基础实验/二进制转BCD码/bcd.fit.summary
Verilog/基础实验/二进制转BCD码/bcd.flow.rpt
Verilog/基础实验/二进制转BCD码/bcd.map.eqn
Verilog/基础实验/二进制转BCD码/bcd.map.rpt
Verilog/基础实验/二进制转BCD码/bcd.map.summary
Verilog/基础实验/二进制转BCD码/bcd.pin
Verilog/基础实验/二进制转BCD码/bcd.pof
Verilog/基础实验/二进制转BCD码/bcd.qpf
Verilog/基础实验/二进制转BCD码/bcd.qsf
Verilog/基础实验/二进制转BCD码/bcd.qws
Verilog/基础实验/二进制转BCD码/bcd.tan.rpt
Verilog/基础实验/二进制转BCD码/bcd.tan.summary
Verilog/基础实验/二进制转BCD码/bcd.v
Verilog/基础实验/二进制转BCD码/bcd.v.bak
Verilog/基础实验/二进制转BCD码/cmp_state.ini
Verilog/基础实验/二进制转BCD码/db/add_sub_5ph.tdf
Verilog/基础实验/二进制转BCD码/db/bcd.(0).cnf.cdb
Verilog/基础实验/二进制转BCD码/db/bcd.(0).cnf.hdb
Verilog/基础实验/二进制转BCD码/db/bcd.(1).cnf.cdb
Verilog/基础实验/二进制转BCD码/db/bcd.(1).cnf.hdb
Verilog/基础实验/二进制转BCD码/db/bcd.(2).cnf.cdb
Verilog/基础实验/二进制转BCD码/db/bcd.(2).cnf.hdb
Verilog/基础实验/二进制转BCD码/db/bcd.(3).cnf.cdb
Verilog/基础实验/二进制转BCD码/db/bcd.(3).cnf.hdb
Verilog/基础实验/二进制转BCD码/db/bcd.(4).cnf.cdb
Verilog/基础实验/二进制转BCD码/db/bcd.(4).cnf.hdb
Verilog/基础实验/二进制转BCD码/db/bcd.(5).cnf.cdb
Verilog/基础实验/二进制转BCD码/db/bcd.(5).cnf.hdb
Verilog/基础实验/二进制转BCD码/db/bcd.(6).cnf.cdb
Verilog/基础实验/二进制转BCD

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