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文件名称:verilogfile

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2012-11-16
  • 文件大小：
    701.67kb
  • 已下载：
    1次
  • 提 供 者：
    Ja***
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

现有16 位寄存器。初始值为0。每个时钟周期寄存器的值会左移1位，并且将输入的数据data_in 作为寄存器的最低位，寄存器原来的最高位将被丢弃。要求每个周期实时输出该16 位寄存器对7 求余的余数data_out[3:0]。-16-bit mod-7 divider.
(系统自动生成,下载前可以参看下载内容)

下载文件列表

verilogfile/状态机版/2/area_report.rpt
verilogfile/状态机版/2/dc.log
verilogfile/状态机版/2/Screenshot-1.png
verilogfile/状态机版/2/Screenshot-2.png
verilogfile/状态机版/2/Screenshot-3.png
verilogfile/状态机版/2/Screenshot-4.png
verilogfile/状态机版/2/Screenshot-5.png
verilogfile/状态机版/2/Screenshot.png
verilogfile/状态机版/2/smic18.v
verilogfile/状态机版/2/stmac2.v
verilogfile/状态机版/2/stmac2.v~
verilogfile/状态机版/2/stmac2_net.v
verilogfile/状态机版/2/tb2.v
verilogfile/状态机版/2/tb2.v~
verilogfile/状态机版/2/timing_report.rpt
verilogfile/状态机版/2/transcript
verilogfile/非状态机版/1/area_report.rpt
verilogfile/非状态机版/1/dc.log
verilogfile/非状态机版/1/Screenshot-1.png
verilogfile/非状态机版/1/Screenshot-10.png
verilogfile/非状态机版/1/Screenshot-2.png
verilogfile/非状态机版/1/Screenshot-3.png
verilogfile/非状态机版/1/Screenshot-4.png
verilogfile/非状态机版/1/Screenshot-5.png
verilogfile/非状态机版/1/Screenshot-6.png
verilogfile/非状态机版/1/Screenshot-7.png
verilogfile/非状态机版/1/Screenshot-8.png
verilogfile/非状态机版/1/Screenshot-9.png
verilogfile/非状态机版/1/Screenshot.png
verilogfile/非状态机版/1/stmac.v
verilogfile/非状态机版/1/stmac_net.v
verilogfile/非状态机版/1/tb.v
verilogfile/非状态机版/1/timing_report.rpt
verilogfile/非状态机版/1/transcript
verilogfile/状态机版/2
verilogfile/非状态机版/1
verilogfile/状态机版
verilogfile/非状态机版
verilogfile

相关说明

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