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文件名称:modelsim-for-verilog

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [WORD]
  • 上传时间：
    2012-11-16
  • 文件大小：
    976.33kb
  • 已下载：
    0次
  • 提 供 者：
    tip***
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    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

verilog或VHDL编辑仿真软件的使用方法，个人用过觉得很不错，所以在此推荐给大家-editing verilog or VHDL simulation software to use, personally feel very good used, so this recommendation to you
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