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文件名称:DDS_VHDL

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2012-11-16
  • 文件大小：
    1.59mb
  • 已下载：
    0次
  • 提 供 者：
    张****
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

基于VHDL的DDS程序。仅存储了四分之一周期的数据，优化的DDS。-VHDL-based DDS program. Only a quarter cycle of data storage, optimization of DDS.
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DDS_VHDL/clockdiv.bsf
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DDS_VHDL/clockdiv2.v
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DDS_VHDL/convert.vhd
DDS_VHDL/convert.vhd.bak
DDS_VHDL/convert.vwf
DDS_VHDL/convert2.bsf
DDS_VHDL/convert2.v
DDS_VHDL/convert2.v.bak
DDS_VHDL/convert2.vhd
DDS_VHDL/convert2.vhd.bak
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DDS_VHDL/db/alt_dspbuilder_lut.vhd
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DDS_VHDL/db/alt_dspbuilder_lut_GNW3APLEXT.vhd
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DDS_VHDL/db/alt_dspbuilder_port.vhd
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