文件名称:source
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- 上传时间:2012-11-16
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FPGA驱动八位数码管,做为16进制计数器。-16 counter,using verilog HDL
(系统自动生成,下载前可以参看下载内容)
下载文件列表
source/
source/decimal_counter.v
source/decimal_counter.v.bak
source/display.v
source/display.v.bak
source/display_test.v
source/display_test.v.bak
source/DIV_1ms.v
source/DIV_1ms.v.bak
source/DIV_1S.v
source/DIV_1S.v.bak
source/NIXETUBE.tcl
source/Tester.v.bak
source/top.v
source/top.v.bak
source/TopDownDesign.bdf
source/TopDownDesign.bdf.bak
source/TOP_Tester.v
source/TOP_Tester.v.bak
source/decimal_counter.v
source/decimal_counter.v.bak
source/display.v
source/display.v.bak
source/display_test.v
source/display_test.v.bak
source/DIV_1ms.v
source/DIV_1ms.v.bak
source/DIV_1S.v
source/DIV_1S.v.bak
source/NIXETUBE.tcl
source/Tester.v.bak
source/top.v
source/top.v.bak
source/TopDownDesign.bdf
source/TopDownDesign.bdf.bak
source/TOP_Tester.v
source/TOP_Tester.v.bak
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