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文件名称:jishu

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [WORD]
  • 上传时间：
    2012-11-16
  • 文件大小：
    2.77kb
  • 已下载：
    0次
  • 提 供 者：
    谌***
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

实现自动售货机的计数模块.en为接受信号，当投币开始时投币模块发出信号，计数模块开始工作，当计数到30时向控制模块发出t信号。Clr为控制器发送给计数模块的一个信号，当clr为1时，计数器归零。Clk为分频模块发送的时钟信号-failed to translate
(系统自动生成,下载前可以参看下载内容)

下载文件列表

jishu.doc

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