文件名称:yuanchengxu
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基于Verilog HDL的通信系统设计-Design of communication system based on Verilog HDL
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代码/chapter10/11.2节/DESCRAMBLER.v
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代码/chapter10/11.5节/DECODE_8B_10B.v
代码/chapter10/11.5节/ENCODE_8B_10B.v
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代码/chapter4/count16.v
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代码/chapter4/fre13.v
代码/chapter4/mult1from8.v
代码/chapter4/ram_4_4.v
代码/chapter4/rom_16_4.v
代码/chapter4/ser_to_parr.v
代码/chapter4/trigger_d.v
代码/chapter4/trigger_jk.v
代码/chapter4/trigger_rs.v
代码/chapter5/cic_filter_3__28_ho.v
代码/chapter5/cic_insert_3_2_8_ho.v
代码/chapter5/decimate_4.v
代码/chapter5/fir_lp_8.v
代码/chapter5/fir_parr_8.v
代码/chapter5/iir_cascade_2.v
代码/chapter5/iir_filter_8.v
代码/chapter5/insert_4.v
代码/chapter6/ask_2.v
代码/chapter6/ask_2_de.v
代码/chapter6/fsk_2.v
代码/chapter6/fsk_2_de.v
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代码/chapter6/psk_2.v
代码/chapter6/psk_2_de.v
代码/chapter6/qpsk.v
代码/chapter6/qpsk_de.v
代码/chapter7/CONTROLLER.v
代码/chapter7/CSEEBLOCK.v
代码/chapter7/KESBLOCK.V
代码/chapter7/RSDECODER.v
代码/chapter7/RS_ENCODER.V
代码/chapter7/SCBLOCK.V
代码/chapter8/8.2节/GENSQUE.v
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代码/chapter8/8.3节/SPR_SPECTRUM_MOD.v
代码/chapter8/8.4节/CATCH_TOP.v
代码/chapter8/8.4节/GATE_CONTROL.v
代码/chapter8/8.4节/GENSQUE.v
代码/chapter8/8.4节/SERIAL_SOLVE.v
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代码/chapter8/8.4节/TESTBENCH.v
代码/chapter9/BAUD_GENERATER.v
代码/chapter9/SERIAL_CONTROLLER.v
代码/chapter9/UART_RECEIVER.v
代码/chapter9/UART_TRANSMITTER.v
代码/chapter10/11.2节
代码/chapter10/11.3节
代码/chapter10/11.4节
代码/chapter10/11.5节
代码/chapter8/8.2节
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