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文件名称:verilog

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2012-11-16
  • 文件大小：
    1.26mb
  • 已下载：
    1次
  • 提 供 者：
    城管***
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    无
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介绍说明－－下载内容来自于网络，使用问题请自行百度

Verilog初学者例程:1位全加器行为级设计、1位全加器门级设计、4位超前进位加法器、8位bcd十进制加法器、8位逐次进位加法器、16位超前进位加法器、16位级联加法器、多路四选一门级设计、七段译码器门级设计-Verilog routines for beginners: a behavioral-level design full adder, a full adder gate-level design, 4-ahead adder, decimal 8-bit bcd adder, 8-bit successive-carry adder, 16-bit look-ahead bit adder, 16-bit adder cascade, choose a multi-channel four-level design, seven-segment decoder gate-level design
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