文件名称:seg
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- 上传时间:2012-11-16
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介绍说明--下载内容来自于网络,使用问题请自行百度
六位十六位进制数可逆循环计数器、七段译码器设计,完全有VHDL语言设计,生成SYM文件后,设计top.gdf文件,赋好管脚下载到altera芯片上执行。-Sixteen decimal six reversible cycle counter, seven-segment decoder design, fully VHDL language design, build SYM files, design top.gdf file, assign a good pin downloaded to run on the chip altera
(系统自动生成,下载前可以参看下载内容)
下载文件列表
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seg
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