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文件名称:Chapter-3

  • 所属分类:
  • 标签属性:
  • 上传时间:
    2012-11-16
  • 文件大小:
    4.29kb
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Verilog数字系统设计教程(第2版)”这本书的思考题没有答案,要多做实验和仿真-•   Source code of designs in chapters 1 to 8.

•   Chapter 8 designs include the SAYEH processor, its C Compiler, and its Sort program run files.

•   Several Designs, including SAYEH, that are programmed on Altera’s UP2 board are included in “Quartus UP2 Designs.zip”

•   The OVL directory has OVL library version 1.0 and its documentations

•   In the Software directory, the Altera directory contains Quartus II, related tools, and Altera device specifications. Please connect to www.altera.com and then click on “University Program” to obtain a license for Quartus II Web Edition.

•   In the Software directory, The MentorGraphics directory has the ModelSim-Altera simulation program. Please connect to www.altera.com and then click on “University Program” to obtain a license for ModelSim-Altera. 


(系统自动生成,下载前可以参看下载内容)

下载文件列表

Chapter 3/Flipflop.v
Chapter 3/FlipflopAssign.v
Chapter 3/FlipflopAssignTester.v
Chapter 3/FlipflopTester.v
Chapter 3/Fulladder.v
Chapter 3/FulladderTester.v
Chapter 3/MemoryTest.v
Chapter 3/Mux2ti1TestA.v
Chapter 3/Mux2to1.v
Chapter 3/Mux2to1BTest.v
Chapter 3/Mux2to1Multiple.v
Chapter 3/Mux2to1Net.v
Chapter 3/Mux2to1TestC.v
Chapter 3/Mux2to1Tester.v
Chapter 3/NumberTest.v
Chapter 3/OperatorTest.v
Chapter 3/SignTest.v
Chapter 3

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