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文件名称:usb1_funct_latest.tar

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2012-11-16
  • 文件大小：
    57.77kb
  • 已下载：
    0次
  • 提 供 者：
    And***
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

USB 1.1 slave/device IP core. Default configuration is 6 endpoints:

1 Control, 1 Isochronous IN, 1, Isochronous Out, 1 Bulk IN, 1 Bulk

Out, 1 Interrupt IN. Includes control engine, providing full enumeration

process in hardware - no external micro-controller necessary.

Derived from my USB 2.0 Function IP core, except all the high speed

support logic has been ripped out and the interface was changed from

shared memory to FIFO based.



A basic test bench is now included as well. It should be viewed

as a starting point to write a more comprehensive and complete

test bench.



I expect the users of this core to have some fundamental USB knowledge

and be familiar with the UTMI specification and with the general USB

transceivers (e.g. from philips). If you are not familiar with these two

you should check out www.usb.org and read up on this subject ...
相关搜索： usb1_funct_latest.tar

(系统自动生成,下载前可以参看下载内容)

下载文件列表

usb1_funct/
usb1_funct/tags/
usb1_funct/tags/start/
usb1_funct/tags/start/doc/
usb1_funct/tags/start/doc/README.txt
usb1_funct/tags/start/rtl/
usb1_funct/tags/start/rtl/verilog/
usb1_funct/tags/start/rtl/verilog/timescale.v
usb1_funct/tags/start/rtl/verilog/usb1_utmi_if.v
usb1_funct/tags/start/rtl/verilog/usb1_crc16.v
usb1_funct/tags/start/rtl/verilog/usb1_pl.v
usb1_funct/tags/start/rtl/verilog/usb1_crc5.v
usb1_funct/tags/start/rtl/verilog/usb1_ep_in.v
usb1_funct/tags/start/rtl/verilog/usb1_pd.v
usb1_funct/tags/start/rtl/verilog/usb1_fifo.v
usb1_funct/tags/start/rtl/verilog/usb1_ep.v
usb1_funct/tags/start/rtl/verilog/usb1_idma.v
usb1_funct/tags/start/rtl/verilog/usb1_rom1.v
usb1_funct/tags/start/rtl/verilog/usb1_pa.v
usb1_funct/tags/start/rtl/verilog/usb1_defines.v
usb1_funct/tags/start/rtl/verilog/usb1_ctrl.v
usb1_funct/tags/start/rtl/verilog/usb1_ep_out.v
usb1_funct/tags/start/rtl/verilog/usb1_top.v
usb1_funct/tags/start/rtl/verilog/usb1_pe.v
usb1_funct/tags/start/rtl/verilog/usb1_fifo2.v
usb1_funct/branches/
usb1_funct/trunk/
usb1_funct/trunk/doc/
usb1_funct/trunk/doc/README.txt
usb1_funct/trunk/doc/success_story.txt
usb1_funct/trunk/sim/
usb1_funct/trunk/sim/rtl_sim/
usb1_funct/trunk/sim/rtl_sim/run/
usb1_funct/trunk/sim/rtl_sim/run/waves/
usb1_funct/trunk/sim/rtl_sim/run/waves/waves.do
usb1_funct/trunk/sim/rtl_sim/run/Makefile
usb1_funct/trunk/sim/rtl_sim/bin/
usb1_funct/trunk/sim/rtl_sim/bin/Makefile
usb1_funct/trunk/bench/
usb1_funct/trunk/bench/verilog/
usb1_funct/trunk/bench/verilog/timescale.v
usb1_funct/trunk/bench/verilog/tests.v
usb1_funct/trunk/bench/verilog/test_bench_top.v
usb1_funct/trunk/bench/verilog/tests_lib.v
usb1_funct/trunk/rtl/
usb1_funct/trunk/rtl/verilog/
usb1_funct/trunk/rtl/verilog/timescale.v
usb1_funct/trunk/rtl/verilog/usb1_utmi_if.v
usb1_funct/trunk/rtl/verilog/usb1_crc16.v
usb1_funct/trunk/rtl/verilog/usb1_pl.v
usb1_funct/trunk/rtl/verilog/usb1_crc5.v
usb1_funct/trunk/rtl/verilog/usb1_pd.v
usb1_funct/trunk/rtl/verilog/usb1_idma.v
usb1_funct/trunk/rtl/verilog/usb1_rom1.v
usb1_funct/trunk/rtl/verilog/usb1_pa.v
usb1_funct/trunk/rtl/verilog/usb1_defines.v
usb1_funct/trunk/rtl/verilog/usb1_core.v
usb1_funct/trunk/rtl/verilog/usb1_ctrl.v
usb1_funct/trunk/rtl/verilog/usb1_pe.v
usb1_funct/trunk/rtl/verilog/usb1_fifo2.v
usb1_funct/web_uploads/

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