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文件名称:uartverilog

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2012-11-16
  • 文件大小：
    38.49kb
  • 已下载：
    0次
  • 提 供 者：
    徐***
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

该程序是Verilog写的串口收发程序，具有基本的收发功能，经过验证，能使初学者很好了解rs232，和Verilog-The program is written in Verilog serial transceiver program, with the basic send and receive functions, proven, good for beginners can understand rs232, and Verilog


(系统自动生成,下载前可以参看下载内容)

下载文件列表

uartverilog/my_uart_rx.v
uartverilog/my_uart_top.asm.rpt
uartverilog/my_uart_top.cdf
uartverilog/my_uart_top.done
uartverilog/my_uart_top.dpf
uartverilog/my_uart_top.fit.rpt
uartverilog/my_uart_top.fit.smsg
uartverilog/my_uart_top.fit.summary
uartverilog/my_uart_top.flow.rpt
uartverilog/my_uart_top.map.rpt
uartverilog/my_uart_top.map.smsg
uartverilog/my_uart_top.map.summary
uartverilog/my_uart_top.pin
uartverilog/my_uart_top.pof
uartverilog/my_uart_top.qpf
uartverilog/my_uart_top.qsf
uartverilog/my_uart_top.qws
uartverilog/my_uart_top.tan.rpt
uartverilog/my_uart_top.tan.summary
uartverilog/my_uart_top.v
uartverilog/my_uart_top_assignment_defaults.qdf
uartverilog/my_uart_tx.v
uartverilog/speed_select.v
uartverilog/db/my_uart_top.db_info
uartverilog/db/my_uart_top.eco.cdb
uartverilog/db/my_uart_top.sld_design_entry.sci
uartverilog/db
uartverilog

相关说明

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