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文件名称:1-ZIP

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [C/C++] [源码]
  • 上传时间：
    2012-11-16
  • 文件大小：
    15.15kb
  • 已下载：
    0次
  • 提 供 者：
    聚***
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

51定时器的应用定时计数器应用，实现P0.0口250ms输出1； 实现P0.0口1s输出0；-Application of the timer counter 51 timer application, to achieve 250ms more P0.0 output 1　achieve 1s more P0.0 output 0
(系统自动生成,下载前可以参看下载内容)

下载文件列表

定时器计数器应用/
定时器计数器应用/250ms延时
定时器计数器应用/250ms延时.c
定时器计数器应用/250ms延时.hex
定时器计数器应用/250ms延时.lnp
定时器计数器应用/250ms延时.LST
定时器计数器应用/250ms延时.M51
定时器计数器应用/250ms延时.OBJ
定时器计数器应用/250ms延时.Opt
定时器计数器应用/250ms延时.plg
定时器计数器应用/250ms延时.Uv2
定时器计数器应用/250ms延时_Opt.Bak
定时器计数器应用/250ms延时_Uv2.Bak
定时器计数器应用/STARTUP.A51
定时器计数器应用/STARTUP.LST
定时器计数器应用/STARTUP.OBJ

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