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文件名称:FIFO

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2012-11-16
  • 文件大小：
    2.96kb
  • 已下载：
    0次
  • 提 供 者：
    z***
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

异步FIFO Verilog源代码，对控制读写地址进行设计，以便写满和读空只产生一个标志，实现对FIFO的缓冲控制-Asynchronous FIFO Verilog source code, designed to control read and write addresses in order to fill and read empty produce only one flag, the FIFO buffer control
(系统自动生成,下载前可以参看下载内容)

下载文件列表

第22章 异步FIFO设计/
第22章 异步FIFO设计/async_cmp.v
第22章 异步FIFO设计/async_fifo.v
第22章 异步FIFO设计/dp_ram.v
第22章 异步FIFO设计/rptr_empty.v
第22章 异步FIFO设计/wptr_full.v

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