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文件名称:clk_gen

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2012-11-16
  • 文件大小：
    2.34kb
  • 已下载：
    0次
  • 提 供 者：
    黄***
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

符合EPC C1G2协议的 数字基带 全局同步时钟产生模块源代码-The agreement with EPC C1G2 digital baseband global synchronous clock produces module source code


(系统自动生成,下载前可以参看下载内容)

下载文件列表

clk_gen.v
clk_gen.v.bak
clk_gen_fm0.v
clk_gen_fm0.v.bak

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