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  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2012-11-16
  • 文件大小：
    811byte
  • 已下载：
    0次
  • 提 供 者：
    杀毒风***
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

单bit判断输入的数能否被7整除，若能整除，标志位置为1，否则置为0-Can a single bit to judge the number of input is divisible by 7 , if divisible , the flag is 1 , otherwise set to 0


(系统自动生成,下载前可以参看下载内容)

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