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文件名称:Code-UART

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2012-11-16
  • 文件大小：
    4.22mb
  • 已下载：
    0次
  • 提 供 者：
    cu***
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

code deverloper uart core
(系统自动生成,下载前可以参看下载内容)

下载文件列表

Code UART/Fifo/db/logic_util_heursitic.dat
Code UART/Fifo/db/prev_cmp_syn_fifo.qmsg
Code UART/Fifo/db/syn_fifo.(0).cnf.cdb
Code UART/Fifo/db/syn_fifo.(0).cnf.hdb
Code UART/Fifo/db/syn_fifo.(1).cnf.cdb
Code UART/Fifo/db/syn_fifo.(1).cnf.hdb
Code UART/Fifo/db/syn_fifo.amm.cdb
Code UART/Fifo/db/syn_fifo.asm.qmsg
Code UART/Fifo/db/syn_fifo.asm.rdb
Code UART/Fifo/db/syn_fifo.asm_labs.ddb
Code UART/Fifo/db/syn_fifo.cbx.xml
Code UART/Fifo/db/syn_fifo.cmp.bpm
Code UART/Fifo/db/syn_fifo.cmp.cdb
Code UART/Fifo/db/syn_fifo.cmp.hdb
Code UART/Fifo/db/syn_fifo.cmp.kpt
Code UART/Fifo/db/syn_fifo.cmp.logdb
Code UART/Fifo/db/syn_fifo.cmp.rdb
Code UART/Fifo/db/syn_fifo.cmp0.ddb
Code UART/Fifo/db/syn_fifo.cmp1.ddb
Code UART/Fifo/db/syn_fifo.cmp2.ddb
Code UART/Fifo/db/syn_fifo.cmp_merge.kpt
Code UART/Fifo/db/syn_fifo.db_info
Code UART/Fifo/db/syn_fifo.eda.qmsg
Code UART/Fifo/db/syn_fifo.fit.qmsg
Code UART/Fifo/db/syn_fifo.hier_info
Code UART/Fifo/db/syn_fifo.hif
Code UART/Fifo/db/syn_fifo.idb.cdb
Code UART/Fifo/db/syn_fifo.lpc.html
Code UART/Fifo/db/syn_fifo.lpc.rdb
Code UART/Fifo/db/syn_fifo.lpc.txt
Code UART/Fifo/db/syn_fifo.map.bpm
Code UART/Fifo/db/syn_fifo.map.cdb
Code UART/Fifo/db/syn_fifo.map.hdb
Code UART/Fifo/db/syn_fifo.map.kpt
Code UART/Fifo/db/syn_fifo.map.logdb
Code UART/Fifo/db/syn_fifo.map.qmsg
Code UART/Fifo/db/syn_fifo.map_bb.cdb
Code UART/Fifo/db/syn_fifo.map_bb.hdb
Code UART/Fifo/db/syn_fifo.map_bb.logdb
Code UART/Fifo/db/syn_fifo.pre_map.cdb
Code UART/Fifo/db/syn_fifo.pre_map.hdb
Code UART/Fifo/db/syn_fifo.rtlv.hdb
Code UART/Fifo/db/syn_fifo.rtlv_sg.cdb
Code UART/Fifo/db/syn_fifo.rtlv_sg_swap.cdb
Code UART/Fifo/db/syn_fifo.sgdiff.cdb
Code UART/Fifo/db/syn_fifo.sgdiff.hdb
Code UART/Fifo/db/syn_fifo.sld_design_entry.sci
Code UART/Fifo/db/syn_fifo.sld_design_entry_dsc.sci
Code UART/Fifo/db/syn_fifo.smart_action.txt
Code UART/Fifo/db/syn_fifo.sta.qmsg
Code UART/Fifo/db/syn_fifo.sta.rdb
Code UART/Fifo/db/syn_fifo.sta_cmp.7_slow.tdb
Code UART/Fifo/db/syn_fifo.syn_hier_info
Code UART/Fifo/db/syn_fifo.tis_db_list.ddb
Code UART/Fifo/db/syn_fifo.tmw_info
Code UART/Fifo/incremental_db/compiled_partitions/syn_fifo.db_info
Code UART/Fifo/incremental_db/compiled_partitions/syn_fifo.root_partition.cmp.cdb
Code UART/Fifo/incremental_db/compiled_partitions/syn_fifo.root_partition.cmp.dfp
Code UART/Fifo/incremental_db/compiled_partitions/syn_fifo.root_partition.cmp.hdb
Code UART/Fifo/incremental_db/compiled_partitions/syn_fifo.root_partition.cmp.kpt
Code UART/Fifo/incremental_db/compiled_partitions/syn_fifo.root_partition.cmp.logdb
Code UART/Fifo/incremental_db/compiled_partitions/syn_fifo.root_partition.cmp.rcfdb
Code UART/Fifo/incremental_db/compiled_partitions/syn_fifo.root_partition.map.cdb
Code UART/Fifo/incremental_db/compiled_partitions/syn_fifo.root_partition.map.dpi
Code UART/Fifo/incremental_db/compiled_partitions/syn_fifo.root_partition.map.hbdb.cdb
Code UART/Fifo/incremental_db/compiled_partitions/syn_fifo.root_partition.map.hbdb.hb_info
Code UART/Fifo/incremental_db/compiled_partitions/syn_fifo.root_partition.map.hbdb.hdb
Code UART/Fifo/incremental_db/compiled_partitions/syn_fifo.root_partition.map.hbdb.sig
Code UART/Fifo/incremental_db/compiled_partitions/syn_fifo.root_partition.map.hdb
Code UART/Fifo/incremental_db/compiled_partitions/syn_fifo.root_partition.map.kpt
Code UART/Fifo/incremental_db/README
Code UART/Fifo/ram_dp_ar_aw.v
Code UART/Fifo/ram_dp_ar_aw.v.bak
Code UART/Fifo/simulation/modelsim/modelsim.ini
Code UART/Fifo/simulation/modelsim/msim_transcript
Code UART/Fifo/simulation/modelsim/rtl_work/syn_fifo/verilog.prw
Code UART/Fifo/simulation/modelsim/rtl_work/syn_fifo/verilog.psm
Code UART/Fifo/simulation/modelsim/rtl_work/syn_fifo/_primary.dat
Code UART/Fifo/simulation/modelsim/rtl_work/syn_fifo/_primary.dbs
Code UART/Fifo/simulation/modelsim/rtl_work/syn_fifo/_primary.vhd
Code UART/Fifo/simulation/modelsim/rtl_work/syn_fifo_tb/verilog.prw
Code UART/Fifo/simulation/modelsim/rtl_work/syn_fifo_tb/verilog.psm
Code UART/Fifo/simulation/modelsim/rtl_work/syn_fifo_tb/_primary.dat
Code UART/Fifo/simulation/modelsim/rtl_work/syn_fifo_tb/_primary.dbs
Code UART/Fifo/simulation/modelsim/rtl_work/syn_fifo_tb/_primary.vhd
Code UART/Fifo/simulation/modelsim/rtl_work/_info
Code UART/Fifo/simulation/modelsim/rtl_work/_vmake
Code UART/Fifo/simulation/modelsim/syn_fifo.sft
Code UART/Fifo/simulation/modelsim/syn_fifo.vo
Code UART/Fifo/simulation/modelsim/syn_fifo_fast.vo
Code UART/Fifo/simulation/modelsim/syn_fifo_modelsim.xrf
Code UART/Fifo/simulation/modelsim/syn_fifo_run_msim_rtl_verilog.do
Code UART/Fifo/simulation/modelsim/syn_fifo_run_msim_rtl_verilog.do.bak
Code UART/Fifo/simulation/modelsim/syn_fifo_run_msim_rtl_verilog.do.bak1
Code UART/Fifo/simulation/modelsim/syn_fifo_run_msim_rtl_verilog.do.bak10
Code UART/Fifo/simulation/modelsim/syn_fifo_run_msim_rtl_verilog.do.bak11
Code UART/Fifo/simulation/modelsim/syn_fifo_run_msim_rtl_verilog.do.bak2
Code UART/Fifo/simulation/modelsim/syn_fifo_run_msim_rtl_verilog.do.bak3
Code UART/Fifo/simulation/modelsim/syn_fifo_run_msim_rtl_verilog.do.bak4
Code UART/Fifo/simulation/modelsim/syn_f

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