文件名称:DE3_150_CLR
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- 上传时间：2012-11-16
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CLR-HSMC,ALTERA高速接口HSMC的视频转接子板基于DE3_150的例程，能够用FPGA实现工业相机视频采集以及VGA输出。-CLR-HSMC of ALTERA high-speed interface the HSMC The video adapter daughter board-based DE3_150 routines, to FPGA industrial camera video capture and VGA output.
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DE3_150_CLR/
DE3_150_CLR/.sopc_builder/
DE3_150_CLR/.sopc_builder/filters.xml
DE3_150_CLR/.sopc_builder/install.ptf
DE3_150_CLR/.sopc_builder/install2.ptf
DE3_150_CLR/.sopc_builder/preferences.xml
DE3_150_CLR/altera_avalon_half_rate_bridge.v
DE3_150_CLR/altera_avalon_half_rate_bridge_constraints.sdc
DE3_150_CLR/altmemphy-library/
DE3_150_CLR/altmemphy-library/auk_ddr_hp_controller.ocp
DE3_150_CLR/alt_ddrx_addr_cmd.v
DE3_150_CLR/alt_ddrx_afi_block.v
DE3_150_CLR/alt_ddrx_avalon_if.v
DE3_150_CLR/alt_ddrx_bank_timer.v
DE3_150_CLR/alt_ddrx_bank_timer_info.v
DE3_150_CLR/alt_ddrx_bank_timer_wrapper.v
DE3_150_CLR/alt_ddrx_bypass.v
DE3_150_CLR/alt_ddrx_cache.v
DE3_150_CLR/alt_ddrx_clock_and_reset.v
DE3_150_CLR/alt_ddrx_cmd_gen.v
DE3_150_CLR/alt_ddrx_cmd_queue.v
DE3_150_CLR/alt_ddrx_controller.v
DE3_150_CLR/alt_ddrx_csr.v
DE3_150_CLR/alt_ddrx_ddr2_odt_gen.v
DE3_150_CLR/alt_ddrx_ddr3_odt_gen.v
DE3_150_CLR/alt_ddrx_decoder.v
DE3_150_CLR/alt_ddrx_decoder_40.v
DE3_150_CLR/alt_ddrx_decoder_72.v
DE3_150_CLR/alt_ddrx_ecc.v
DE3_150_CLR/alt_ddrx_encoder.v
DE3_150_CLR/alt_ddrx_encoder_40.v
DE3_150_CLR/alt_ddrx_encoder_72.v
DE3_150_CLR/alt_ddrx_input_if.v
DE3_150_CLR/alt_ddrx_odt_gen.v
DE3_150_CLR/alt_ddrx_rank_monitor.v
DE3_150_CLR/alt_ddrx_state_machine.v
DE3_150_CLR/alt_ddrx_timing_param.v
DE3_150_CLR/alt_ddrx_wdata_fifo.v
DE3_150_CLR/alt_mem_phy_defines.v
DE3_150_CLR/auk_ddr_hp_controller.ocp
DE3_150_CLR/auk_ddr_hp_controller.vhd
DE3_150_CLR/ddr2.html
DE3_150_CLR/ddr2.ppf
DE3_150_CLR/ddr2.qip
DE3_150_CLR/ddr2.v
DE3_150_CLR/ddr2_advisor.ipa
DE3_150_CLR/ddr2_alt_ddrx_controller_wrapper.v
DE3_150_CLR/ddr2_auk_ddr_hp_controller_wrapper.v
DE3_150_CLR/ddr2_controller_phy.v
DE3_150_CLR/ddr2_example_driver.v
DE3_150_CLR/ddr2_example_top.sdc
DE3_150_CLR/ddr2_example_top.v
DE3_150_CLR/ddr2_example_top.v.tmp2
DE3_150_CLR/ddr2_example_top_1.v
DE3_150_CLR/ddr2_example_top_10.v
DE3_150_CLR/ddr2_example_top_11.v
DE3_150_CLR/ddr2_example_top_12.v
DE3_150_CLR/ddr2_example_top_2.v
DE3_150_CLR/ddr2_example_top_3.v
DE3_150_CLR/ddr2_example_top_4.v
DE3_150_CLR/ddr2_example_top_5.v
DE3_150_CLR/ddr2_example_top_6.v
DE3_150_CLR/ddr2_example_top_7.v
DE3_150_CLR/ddr2_example_top_8.v
DE3_150_CLR/ddr2_example_top_9.v
DE3_150_CLR/ddr2_ex_lfsr8.v
DE3_150_CLR/ddr2_full_mem_model.v
DE3_150_CLR/ddr2_high_performance_controller-library/
DE3_150_CLR/ddr2_high_performance_controller-library/auk_ddr_hp_controller.ocp
DE3_150_CLR/ddr2_mem_model.v
DE3_150_CLR/ddr2_phy.html
DE3_150_CLR/ddr2_phy.qip
DE3_150_CLR/ddr2_phy.v
DE3_150_CLR/ddr2_phy_alt_mem_phy.v
DE3_150_CLR/ddr2_phy_alt_mem_phy_pll.qip
DE3_150_CLR/ddr2_phy_alt_mem_phy_pll.v
DE3_150_CLR/ddr2_phy_alt_mem_phy_pll_bb.v
DE3_150_CLR/ddr2_phy_alt_mem_phy_seq.vhd
DE3_150_CLR/ddr2_phy_alt_mem_phy_seq_wrapper.v
DE3_150_CLR/ddr2_phy_autodetectedpins.tcl
DE3_150_CLR/ddr2_phy_ddr_pins.tcl
DE3_150_CLR/ddr2_phy_ddr_timing.sdc
DE3_150_CLR/ddr2_phy_ddr_timing.tcl
DE3_150_CLR/ddr2_phy_report_timing.tcl
DE3_150_CLR/ddr2_phy_report_timing_core.tcl
DE3_150_CLR/ddr2_phy_summary.csv
DE3_150_CLR/ddr2_pin_assignments.tcl
DE3_150_CLR/DDR2_SODIMM_Read_Port.v
DE3_150_CLR/DDR2_SODIMM_Read_Port_hw.tcl
DE3_150_CLR/DDR2_SODIMM_Write_Port.v
DE3_150_CLR/DDR2_SODIMM_Write_Port_hw.tcl
DE3_150_CLR/DE3.htm
DE3_150_CLR/DE3.qpf
DE3_150_CLR/DE3.qws
DE3_150_CLR/DE3_assignment_defaults.qdf
DE3_150_CLR/DE3_CLR.cdf
DE3_150_CLR/DE3_CLR.done
DE3_150_CLR/DE3_CLR.dpf
DE3_150_CLR/DE3_CLR.fit.smsg
DE3_150_CLR/DE3_CLR.fit.summary
DE3_150_CLR/DE3_CLR.jdi
DE3_150_CLR/DE3_CLR.map.smsg
DE3_150_CLR/DE3_CLR.map.summary
DE3_150_CLR/DE3_CLR.pin
DE3_150_CLR/DE3_CLR.pof
DE3_150_CLR/DE3_CLR.qsf
DE3_150_CLR/DE3_CLR.sdc
DE3_150_CLR/DE3_CLR.sof
DE3_150_CLR/DE3_CLR.sta.summary
DE3_150_CLR/DE3_CLR.tis_db_list.ddb
DE3_150_CLR/DE3_CLR.v
DE3_150_CLR/DE3_CLR_assignment_defaults.qdf
DE3_150_CLR/DE3_CLR_description.txt
DE3_150_CLR/DE3_SOPC.bsf
DE3_150_CLR/DE3_SOPC.html
DE3_150_CLR/DE3_SOPC.ptf
DE3_150_CLR/DE3_SOPC.ptf.8.0
DE3_150_CLR/DE3_SOPC.ptf.pre_generation_ptf
DE3_150_CLR/DE3_SOPC.qip
DE3_150_CLR/DE3_SOPC.sopc
DE3_150_CLR/DE3_SOPC.sopcinfo
DE3_150_CLR/DE3_SOPC.v
DE3_150_CLR/DE3_SOPC_burst_0.v
DE3_150_CLR/DE3_SOPC_burst_1.v
DE3_150_CLR/DE3_SOPC_generation_script
DE3_150_CLR/DE3_SOPC_inst.v
DE3_150_CLR/DE3_SOPC_log.txt
DE3_150_CLR/demo_batch/
DE3_150_CLR/demo_batch/DE3_150_CLR.bat
DE3_150_CLR/demo_batch/DE3_CLR.sof
DE3_150_CLR/gen_pll.mif
DE3_150_CLR/gen_pll.qip
DE3_150_CLR/greybox_tmp/
DE3_150_CLR/greybox_tmp/cbx_args.txt
DE3_150_CLR/IOV_A3V3_B1V8_C3V3_D3V3.v
DE3_150_CLR/Line_Buffer.qip
DE3_150_CLR/PLLJ_PLLSPE_INFO.txt
DE3_150_CLR/pll_reconfig.qip
DE3_150_CLR/qmegawiz_errors_log.txt
DE3_150_CLR/Read_Port0.v
DE3_150_CLR/rom_pll_108.qip
DE3_150_CLR/rom_pll_148.qip
DE3_150_CLR/rom_pll_162.qip
DE3_150_CLR/rom_pll_25.qip
DE3_150_CLR/rom_pll_27.qip
DE3_150_CLR/rom_pll_65.qip
DE3_150_CLR/sopc_add_qip_file.tcl
DE3_150_CLR/sopc_builder_log.txt
DE3_150_CLR/stp1.stp
DE3_150_CLR/sys_pll.qip
DE3_150_CLR/tempfile.2.tmp
DE3_150_CLR/tempfile.tmp
DE3_150_CLR/testbench/
DE3_150_CLR/testbench/ddr2_example_top_tb.v
DE3_150_CLR/testbench/ddr2_example_top_tb.v.tmp2
DE3_150_CLR/testbench/ddr2_example_top_tb_1.v
DE3_150_CLR/.sopc_builder/
DE3_150_CLR/.sopc_builder/filters.xml
DE3_150_CLR/.sopc_builder/install.ptf
DE3_150_CLR/.sopc_builder/install2.ptf
DE3_150_CLR/.sopc_builder/preferences.xml
DE3_150_CLR/altera_avalon_half_rate_bridge.v
DE3_150_CLR/altera_avalon_half_rate_bridge_constraints.sdc
DE3_150_CLR/altmemphy-library/
DE3_150_CLR/altmemphy-library/auk_ddr_hp_controller.ocp
DE3_150_CLR/alt_ddrx_addr_cmd.v
DE3_150_CLR/alt_ddrx_afi_block.v
DE3_150_CLR/alt_ddrx_avalon_if.v
DE3_150_CLR/alt_ddrx_bank_timer.v
DE3_150_CLR/alt_ddrx_bank_timer_info.v
DE3_150_CLR/alt_ddrx_bank_timer_wrapper.v
DE3_150_CLR/alt_ddrx_bypass.v
DE3_150_CLR/alt_ddrx_cache.v
DE3_150_CLR/alt_ddrx_clock_and_reset.v
DE3_150_CLR/alt_ddrx_cmd_gen.v
DE3_150_CLR/alt_ddrx_cmd_queue.v
DE3_150_CLR/alt_ddrx_controller.v
DE3_150_CLR/alt_ddrx_csr.v
DE3_150_CLR/alt_ddrx_ddr2_odt_gen.v
DE3_150_CLR/alt_ddrx_ddr3_odt_gen.v
DE3_150_CLR/alt_ddrx_decoder.v
DE3_150_CLR/alt_ddrx_decoder_40.v
DE3_150_CLR/alt_ddrx_decoder_72.v
DE3_150_CLR/alt_ddrx_ecc.v
DE3_150_CLR/alt_ddrx_encoder.v
DE3_150_CLR/alt_ddrx_encoder_40.v
DE3_150_CLR/alt_ddrx_encoder_72.v
DE3_150_CLR/alt_ddrx_input_if.v
DE3_150_CLR/alt_ddrx_odt_gen.v
DE3_150_CLR/alt_ddrx_rank_monitor.v
DE3_150_CLR/alt_ddrx_state_machine.v
DE3_150_CLR/alt_ddrx_timing_param.v
DE3_150_CLR/alt_ddrx_wdata_fifo.v
DE3_150_CLR/alt_mem_phy_defines.v
DE3_150_CLR/auk_ddr_hp_controller.ocp
DE3_150_CLR/auk_ddr_hp_controller.vhd
DE3_150_CLR/ddr2.html
DE3_150_CLR/ddr2.ppf
DE3_150_CLR/ddr2.qip
DE3_150_CLR/ddr2.v
DE3_150_CLR/ddr2_advisor.ipa
DE3_150_CLR/ddr2_alt_ddrx_controller_wrapper.v
DE3_150_CLR/ddr2_auk_ddr_hp_controller_wrapper.v
DE3_150_CLR/ddr2_controller_phy.v
DE3_150_CLR/ddr2_example_driver.v
DE3_150_CLR/ddr2_example_top.sdc
DE3_150_CLR/ddr2_example_top.v
DE3_150_CLR/ddr2_example_top.v.tmp2
DE3_150_CLR/ddr2_example_top_1.v
DE3_150_CLR/ddr2_example_top_10.v
DE3_150_CLR/ddr2_example_top_11.v
DE3_150_CLR/ddr2_example_top_12.v
DE3_150_CLR/ddr2_example_top_2.v
DE3_150_CLR/ddr2_example_top_3.v
DE3_150_CLR/ddr2_example_top_4.v
DE3_150_CLR/ddr2_example_top_5.v
DE3_150_CLR/ddr2_example_top_6.v
DE3_150_CLR/ddr2_example_top_7.v
DE3_150_CLR/ddr2_example_top_8.v
DE3_150_CLR/ddr2_example_top_9.v
DE3_150_CLR/ddr2_ex_lfsr8.v
DE3_150_CLR/ddr2_full_mem_model.v
DE3_150_CLR/ddr2_high_performance_controller-library/
DE3_150_CLR/ddr2_high_performance_controller-library/auk_ddr_hp_controller.ocp
DE3_150_CLR/ddr2_mem_model.v
DE3_150_CLR/ddr2_phy.html
DE3_150_CLR/ddr2_phy.qip
DE3_150_CLR/ddr2_phy.v
DE3_150_CLR/ddr2_phy_alt_mem_phy.v
DE3_150_CLR/ddr2_phy_alt_mem_phy_pll.qip
DE3_150_CLR/ddr2_phy_alt_mem_phy_pll.v
DE3_150_CLR/ddr2_phy_alt_mem_phy_pll_bb.v
DE3_150_CLR/ddr2_phy_alt_mem_phy_seq.vhd
DE3_150_CLR/ddr2_phy_alt_mem_phy_seq_wrapper.v
DE3_150_CLR/ddr2_phy_autodetectedpins.tcl
DE3_150_CLR/ddr2_phy_ddr_pins.tcl
DE3_150_CLR/ddr2_phy_ddr_timing.sdc
DE3_150_CLR/ddr2_phy_ddr_timing.tcl
DE3_150_CLR/ddr2_phy_report_timing.tcl
DE3_150_CLR/ddr2_phy_report_timing_core.tcl
DE3_150_CLR/ddr2_phy_summary.csv
DE3_150_CLR/ddr2_pin_assignments.tcl
DE3_150_CLR/DDR2_SODIMM_Read_Port.v
DE3_150_CLR/DDR2_SODIMM_Read_Port_hw.tcl
DE3_150_CLR/DDR2_SODIMM_Write_Port.v
DE3_150_CLR/DDR2_SODIMM_Write_Port_hw.tcl
DE3_150_CLR/DE3.htm
DE3_150_CLR/DE3.qpf
DE3_150_CLR/DE3.qws
DE3_150_CLR/DE3_assignment_defaults.qdf
DE3_150_CLR/DE3_CLR.cdf
DE3_150_CLR/DE3_CLR.done
DE3_150_CLR/DE3_CLR.dpf
DE3_150_CLR/DE3_CLR.fit.smsg
DE3_150_CLR/DE3_CLR.fit.summary
DE3_150_CLR/DE3_CLR.jdi
DE3_150_CLR/DE3_CLR.map.smsg
DE3_150_CLR/DE3_CLR.map.summary
DE3_150_CLR/DE3_CLR.pin
DE3_150_CLR/DE3_CLR.pof
DE3_150_CLR/DE3_CLR.qsf
DE3_150_CLR/DE3_CLR.sdc
DE3_150_CLR/DE3_CLR.sof
DE3_150_CLR/DE3_CLR.sta.summary
DE3_150_CLR/DE3_CLR.tis_db_list.ddb
DE3_150_CLR/DE3_CLR.v
DE3_150_CLR/DE3_CLR_assignment_defaults.qdf
DE3_150_CLR/DE3_CLR_description.txt
DE3_150_CLR/DE3_SOPC.bsf
DE3_150_CLR/DE3_SOPC.html
DE3_150_CLR/DE3_SOPC.ptf
DE3_150_CLR/DE3_SOPC.ptf.8.0
DE3_150_CLR/DE3_SOPC.ptf.pre_generation_ptf
DE3_150_CLR/DE3_SOPC.qip
DE3_150_CLR/DE3_SOPC.sopc
DE3_150_CLR/DE3_SOPC.sopcinfo
DE3_150_CLR/DE3_SOPC.v
DE3_150_CLR/DE3_SOPC_burst_0.v
DE3_150_CLR/DE3_SOPC_burst_1.v
DE3_150_CLR/DE3_SOPC_generation_script
DE3_150_CLR/DE3_SOPC_inst.v
DE3_150_CLR/DE3_SOPC_log.txt
DE3_150_CLR/demo_batch/
DE3_150_CLR/demo_batch/DE3_150_CLR.bat
DE3_150_CLR/demo_batch/DE3_CLR.sof
DE3_150_CLR/gen_pll.mif
DE3_150_CLR/gen_pll.qip
DE3_150_CLR/greybox_tmp/
DE3_150_CLR/greybox_tmp/cbx_args.txt
DE3_150_CLR/IOV_A3V3_B1V8_C3V3_D3V3.v
DE3_150_CLR/Line_Buffer.qip
DE3_150_CLR/PLLJ_PLLSPE_INFO.txt
DE3_150_CLR/pll_reconfig.qip
DE3_150_CLR/qmegawiz_errors_log.txt
DE3_150_CLR/Read_Port0.v
DE3_150_CLR/rom_pll_108.qip
DE3_150_CLR/rom_pll_148.qip
DE3_150_CLR/rom_pll_162.qip
DE3_150_CLR/rom_pll_25.qip
DE3_150_CLR/rom_pll_27.qip
DE3_150_CLR/rom_pll_65.qip
DE3_150_CLR/sopc_add_qip_file.tcl
DE3_150_CLR/sopc_builder_log.txt
DE3_150_CLR/stp1.stp
DE3_150_CLR/sys_pll.qip
DE3_150_CLR/tempfile.2.tmp
DE3_150_CLR/tempfile.tmp
DE3_150_CLR/testbench/
DE3_150_CLR/testbench/ddr2_example_top_tb.v
DE3_150_CLR/testbench/ddr2_example_top_tb.v.tmp2
DE3_150_CLR/testbench/ddr2_example_top_tb_1.v
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