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文件名称:dclock

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2012-11-16
  • 文件大小：
    2.52kb
  • 已下载：
    0次
  • 提 供 者：
    万***
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

数字秒表设计：设计计时范围为0.01—1h的数字秒表，程序分为分频，计数和显示三个模块-Digital stopwatch design: the design timing range of 0.01-1h digital stopwatch program is divided into three divider, counting and display module
(系统自动生成,下载前可以参看下载内容)

下载文件列表

dclock.vwf
dclock.qpf
dclock.v

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