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文件名称:Clk_5

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2012-11-16
  • 文件大小：
    243.09kb
  • 已下载：
    0次
  • 提 供 者：
    王***
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

本文件为verilog所描述的基数分频技术，此实例为5分频电路。-This file is the verilog described base sub-band technology, this instance as a divider circuit.
(系统自动生成,下载前可以参看下载内容)

下载文件列表

Clk_5/Div_Clk.qpf
Clk_5/Div_Clk.qsf
Clk_5/Div_Clk.map.summary
Clk_5/Div_Clk.done
Clk_5/Div_Clk.dpf
Clk_5/Div_Clk.pin
Clk_5/Div_Clk.fit.smsg
Clk_5/Div_Clk.fit.summary
Clk_5/Div_Clk.sof
Clk_5/Div_Clk.pof
Clk_5/Div_Clk.tan.summary
Clk_5/Div_Clk.v.bak
Clk_5/Div_Clk.v
Clk_5/Div_Clk.cdf
Clk_5/Div_Clk.map.rpt
Clk_5/Div_Clk.fit.rpt
Clk_5/Div_Clk.asm.rpt
Clk_5/Div_Clk.tan.rpt
Clk_5/Div_Clk.flow.rpt
Clk_5/Div_Clk.qws
Clk_5/incremental_db/README
Clk_5/incremental_db/compiled_partitions/Div_Clk.root_partition.map.kpt
Clk_5/incremental_db/compiled_partitions/Div_Clk.root_partition.map.atm
Clk_5/incremental_db/compiled_partitions/Div_Clk.root_partition.map.hdbx
Clk_5/incremental_db/compiled_partitions/Div_Clk.root_partition.cmp.rcf
Clk_5/incremental_db/compiled_partitions/Div_Clk.root_partition.cmp.hdbx
Clk_5/incremental_db/compiled_partitions/Div_Clk.root_partition.cmp.atm
Clk_5/incremental_db/compiled_partitions/Div_Clk.root_partition.cmp.logdb
Clk_5/incremental_db/compiled_partitions/Div_Clk.root_partition.cmp.kpt
Clk_5/incremental_db/compiled_partitions/Div_Clk.root_partition.map.dpi
Clk_5/incremental_db/compiled_partitions/Div_Clk.root_partition.cmp.dfp
Clk_5/db/Div_Clk.db_info
Clk_5/db/prev_cmp_Div_Clk.tan.qmsg
Clk_5/db/Div_Clk.eco.cdb
Clk_5/db/Div_Clk.tmw_info
Clk_5/db/Div_Clk.rpp.qmsg
Clk_5/db/Div_Clk.cbx.xml
Clk_5/db/Div_Clk.hif
Clk_5/db/Div_Clk.sgate.rvd
Clk_5/db/Div_Clk.sgate_sm.rvd
Clk_5/db/Div_Clk.hier_info
Clk_5/db/Div_Clk.sld_design_entry.sci
Clk_5/db/Div_Clk.syn_hier_info
Clk_5/db/Div_Clk.map.ecobp
Clk_5/db/Div_Clk.map.kpt
Clk_5/db/Div_Clk.cmp_merge.kpt
Clk_5/db/Div_Clk_global_asgn_op.abo
Clk_5/db/Div_Clk.cmp.kpt
Clk_5/db/prev_cmp_Div_Clk.qmsg
Clk_5/db/Div_Clk.map.qmsg
Clk_5/db/Div_Clk.(0).cnf.cdb
Clk_5/db/Div_Clk.(0).cnf.hdb
Clk_5/db/Div_Clk.rtlv_sg.cdb
Clk_5/db/Div_Clk.rtlv.hdb
Clk_5/db/Div_Clk.rtlv_sg_swap.cdb
Clk_5/db/Div_Clk.lpc.txt
Clk_5/db/Div_Clk.lpc.html
Clk_5/db/Div_Clk.lpc.rdb
Clk_5/db/Div_Clk.pre_map.hdb
Clk_5/db/Div_Clk.pre_map.cdb
Clk_5/db/Div_Clk.map_bb.logdb
Clk_5/db/Div_Clk.sgdiff.cdb
Clk_5/db/Div_Clk.sgdiff.hdb
Clk_5/db/Div_Clk.sld_design_entry_dsc.sci
Clk_5/db/Div_Clk.map_bb.cdb
Clk_5/db/Div_Clk.map_bb.hdb
Clk_5/db/Div_Clk.map.cdb
Clk_5/db/Div_Clk.map.hdb
Clk_5/db/Div_Clk.map.logdb
Clk_5/db/Div_Clk.map.bpm
Clk_5/db/Div_Clk.fit.qmsg
Clk_5/db/Div_Clk.cmp.logdb
Clk_5/db/Div_Clk.cmp2.ddb
Clk_5/db/Div_Clk.cmp.bpm
Clk_5/db/Div_Clk.cmp.ecobp
Clk_5/db/Div_Clk.tis_db_list.ddb
Clk_5/db/Div_Clk.asm.qmsg
Clk_5/db/Div_Clk.asm_labs.ddb
Clk_5/db/Div_Clk.tan.qmsg
Clk_5/db/Div_Clk.cmp.tdb
Clk_5/db/Div_Clk.cmp0.ddb
Clk_5/db/Div_Clk.cmp.cdb
Clk_5/db/Div_Clk.cmp.hdb
Clk_5/db/Div_Clk.cmp.rdb
Clk_5/db/prev_cmp_Div_Clk.map.qmsg
Clk_5/db/prev_cmp_Div_Clk.fit.qmsg
Clk_5/db/prev_cmp_Div_Clk.asm.qmsg
Clk_5/incremental_db/compiled_partitions
Clk_5/incremental_db
Clk_5/db
Clk_5

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