CDN加速镜像 | 设为首页 | 加入收藏夹
登陆 | 会员注册
当前位置： 首页 资源下载 源码下载 Windows编程
收藏

文件名称:EEthhernet_vet

  • 所属分类：
    Windows Develop
  • 标签属性：
    [PDF]
  • 上传时间：
    2012-11-16
  • 文件大小：
    885.9kb
  • 已下载：
    0次
  • 提 供 者：
    面***
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

Ethernet(以太网)verilog ip core用veriloggHDL语言写的以太网软核，对学习verilog语言与以太网有非常大帮助。

-Ethernet (Ethernet) Verilog the ip core with veriloggHDL language Ethernet soft-core, there is a very big help to learn verilog language and Ethernet.
(系统自动生成,下载前可以参看下载内容)

下载文件列表

EEthhernet_vet/ethernet/bench/CVS/Entries
EEthhernet_vet/ethernet/bench/CVS/Entries.Log
EEthhernet_vet/ethernet/bench/CVS/Repository
EEthhernet_vet/ethernet/bench/CVS/Root
EEthhernet_vet/ethernet/bench/CVS/Template
EEthhernet_vet/ethernet/bench/verilog/CVS/Entries
EEthhernet_vet/ethernet/bench/verilog/CVS/Repository
EEthhernet_vet/ethernet/bench/verilog/CVS/Root
EEthhernet_vet/ethernet/bench/verilog/CVS/Template
EEthhernet_vet/ethernet/bench/verilog/eth_host.v
EEthhernet_vet/ethernet/bench/verilog/eth_memory.v
EEthhernet_vet/ethernet/bench/verilog/eth_phy.v
EEthhernet_vet/ethernet/bench/verilog/eth_phy_defines.v
EEthhernet_vet/ethernet/bench/verilog/tb_cop.v
EEthhernet_vet/ethernet/bench/verilog/tb_ethernet.v
EEthhernet_vet/ethernet/bench/verilog/tb_ethernet_with_cop.v
EEthhernet_vet/ethernet/bench/verilog/tb_eth_defines.v
EEthhernet_vet/ethernet/bench/verilog/tb_eth_top.v
EEthhernet_vet/ethernet/bench/verilog/wb_bus_mon.v
EEthhernet_vet/ethernet/bench/verilog/wb_master32.v
EEthhernet_vet/ethernet/bench/verilog/wb_master_behavioral.v
EEthhernet_vet/ethernet/bench/verilog/wb_model_defines.v
EEthhernet_vet/ethernet/bench/verilog/wb_slave_behavioral.v
EEthhernet_vet/ethernet/CVS/Entries
EEthhernet_vet/ethernet/CVS/Entries.Log
EEthhernet_vet/ethernet/CVS/Repository
EEthhernet_vet/ethernet/CVS/Root
EEthhernet_vet/ethernet/CVS/Template
EEthhernet_vet/ethernet/doc/CVS/Entries
EEthhernet_vet/ethernet/doc/CVS/Entries.Log
EEthhernet_vet/ethernet/doc/CVS/Repository
EEthhernet_vet/ethernet/doc/CVS/Root
EEthhernet_vet/ethernet/doc/CVS/Template
EEthhernet_vet/ethernet/doc/ethernet_datasheet_OC_head.pdf
EEthhernet_vet/ethernet/doc/ethernet_product_brief_OC_head.pdf
EEthhernet_vet/ethernet/doc/eth_design_document.pdf
EEthhernet_vet/ethernet/doc/eth_speci.pdf
EEthhernet_vet/ethernet/doc/src/CVS/Entries
EEthhernet_vet/ethernet/doc/src/CVS/Repository
EEthhernet_vet/ethernet/doc/src/CVS/Root
EEthhernet_vet/ethernet/doc/src/CVS/Template
EEthhernet_vet/ethernet/doc/src/ethernet_datasheet_OC_head.doc
EEthhernet_vet/ethernet/doc/src/ethernet_product_brief_OC_head.doc
EEthhernet_vet/ethernet/doc/src/eth_design_document.doc
EEthhernet_vet/ethernet/doc/src/eth_speci.doc
EEthhernet_vet/ethernet/README.txt
EEthhernet_vet/ethernet/rtl/CVS/Entries
EEthhernet_vet/ethernet/rtl/CVS/Entries.Log
EEthhernet_vet/ethernet/rtl/CVS/Repository
EEthhernet_vet/ethernet/rtl/CVS/Root
EEthhernet_vet/ethernet/rtl/CVS/Template
EEthhernet_vet/ethernet/rtl/verilog/BUGS
EEthhernet_vet/ethernet/rtl/verilog/CVS/Entries
EEthhernet_vet/ethernet/rtl/verilog/CVS/Repository
EEthhernet_vet/ethernet/rtl/verilog/CVS/Root
EEthhernet_vet/ethernet/rtl/verilog/CVS/Template
EEthhernet_vet/ethernet/rtl/verilog/eth_clockgen.v
EEthhernet_vet/ethernet/rtl/verilog/eth_cop.v
EEthhernet_vet/ethernet/rtl/verilog/eth_crc.v
EEthhernet_vet/ethernet/rtl/verilog/eth_defines.v
EEthhernet_vet/ethernet/rtl/verilog/eth_fifo.v
EEthhernet_vet/ethernet/rtl/verilog/eth_maccontrol.v
EEthhernet_vet/ethernet/rtl/verilog/eth_macstatus.v
EEthhernet_vet/ethernet/rtl/verilog/eth_miim.v
EEthhernet_vet/ethernet/rtl/verilog/eth_outputcontrol.v
EEthhernet_vet/ethernet/rtl/verilog/eth_random.v
EEthhernet_vet/ethernet/rtl/verilog/eth_receivecontrol.v
EEthhernet_vet/ethernet/rtl/verilog/eth_register.v
EEthhernet_vet/ethernet/rtl/verilog/eth_registers.v
EEthhernet_vet/ethernet/rtl/verilog/eth_rxaddrcheck.v
EEthhernet_vet/ethernet/rtl/verilog/eth_rxcounters.v
EEthhernet_vet/ethernet/rtl/verilog/eth_rxethmac.v
EEthhernet_vet/ethernet/rtl/verilog/eth_rxstatem.v
EEthhernet_vet/ethernet/rtl/verilog/eth_shiftreg.v
EEthhernet_vet/ethernet/rtl/verilog/eth_spram_256x32.v
EEthhernet_vet/ethernet/rtl/verilog/eth_top.v
EEthhernet_vet/ethernet/rtl/verilog/eth_transmitcontrol.v
EEthhernet_vet/ethernet/rtl/verilog/eth_txcounters.v
EEthhernet_vet/ethernet/rtl/verilog/eth_txethmac.v
EEthhernet_vet/ethernet/rtl/verilog/eth_txstatem.v
EEthhernet_vet/ethernet/rtl/verilog/eth_wishbone.v
EEthhernet_vet/ethernet/rtl/verilog/timescale.v
EEthhernet_vet/ethernet/rtl/verilog/TODO
EEthhernet_vet/ethernet/rtl/verilog/xilinx_dist_ram_16x32.v
EEthhernet_vet/ethernet/sim/CVS/Entries
EEthhernet_vet/ethernet/sim/CVS/Entries.Log
EEthhernet_vet/ethernet/sim/CVS/Repository
EEthhernet_vet/ethernet/sim/CVS/Root
EEthhernet_vet/ethernet/sim/CVS/Template
EEthhernet_vet/ethernet/sim/rtl_sim/bin/artisan_file_list.lst
EEthhernet_vet/ethernet/sim/rtl_sim/bin/cds.lib
EEthhernet_vet/ethernet/sim/rtl_sim/bin/CVS/Entries
EEthhernet_vet/ethernet/sim/rtl_sim/bin/CVS/Entries.Log
EEthhernet_vet/ethernet/sim/rtl_sim/bin/CVS/Repository
EEthhernet_vet/ethernet/sim/rtl_sim/bin/CVS/Root
EEthhernet_vet/ethernet/sim/rtl_sim/bin/CVS/Template
EEthhernet_vet/ethernet/sim/rtl_sim/bin/hdl.var
EEthhernet_vet/ethernet/sim/rtl_sim/bin/INCA_libs/CVS/Entries
EEthhernet_vet/ethernet/sim/rtl_sim/bin/INCA_libs/CVS/Entries.Log
EEthhernet_vet/ethernet/sim/rtl_sim/bin/INCA_libs/CVS/Repository
EEthhernet_vet/ethernet/sim/rtl_sim/bin/INCA_libs/CVS/Root
EEthhernet_vet/ethernet/sim/rtl_sim/bin/INCA_libs/CVS/Template
EEthhernet_vet/ethernet/sim/rtl_sim/bin/INCA_libs/worklib/CVS/Entries
EEthhernet_vet/ether

相关说明

  • 本站资源为会员上传分享交流与学习,如有侵犯您的权益,请联系我们删除.
  • 搜珍网是交换下载平台，只提供交流渠道，下载内容来自于网络，除下载问题外，其它问题请自行百度。更多...
  • 本站已设置防盗链，请勿用迅雷、QQ旋风等下载软件下载资源，下载后用WinRAR最新版进行解压.
  • 如果您发现内容无法下载，请稍后再次尝试；或换浏览器；或者到消费记录里找到下载记录反馈给我们.
  • 下载后发现下载的内容跟说明不相乎，请到消费记录里找到下载记录反馈给我们，经确认后退回积分.
  • 如下载前有疑问，可以通过点击"提供者"的名字，查看对方的联系方式，联系对方咨询.
查看所有评论

相关评论

暂无评论内容．

发表评论

*快速评论： 推荐 一般 有密码 和说明不符 不是源码或资料 文件不全 不能解压 纯粹是垃圾
*内　　容：
*验 证 码：
搜珍网 www.dssz.com