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文件名称:TVerrilog_Exae

  • 所属分类：
    Windows Develop
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2012-11-16
  • 文件大小：
    166.1kb
  • 已下载：
    0次
  • 提 供 者：
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

王金明老师讲述的100个Verilog代码示例，并附带有相关关说明，Verilog初学入门者非常好的入门资料！ 已通过测试。

-100 Wang Jinming teacher tells the Verilog code examples, together with an off the Verilog novice beginners to very good introductory information! Has been tested.
(系统自动生成,下载前可以参看下载内容)

下载文件列表

TVerrilog_Exae/Verilog设计示例(王金明)/chap10/acc.acf
TVerrilog_Exae/Verilog设计示例(王金明)/chap10/acc.hif
TVerrilog_Exae/Verilog设计示例(王金明)/chap10/acc.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap10/accn.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap10/add8.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap10/adder8.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap10/block1.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap10/block2.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap10/block3.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap10/block4.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap10/control.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap10/fsm.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap10/longframe1.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap10/longframe2.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap10/pipeline.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap10/reg8.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap10/resource1.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap10/resource2.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap11/account.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap11/clock.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap11/count10.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap11/fre_ctrl.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap11/latch_16.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap11/paobiao.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap11/sell.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap11/song.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap11/traffic.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap12/add_ahead.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap12/add_bx.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap12/add_jl.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap12/add_tree.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap12/correlator.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap12/crc.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap12/cycle.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap12/decoder1.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap12/decoder2.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap12/fir.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap12/linear.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap12/mult.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap12/mult4x4.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap3/adder4.acf
TVerrilog_Exae/Verilog设计示例(王金明)/chap3/adder4.hif
TVerrilog_Exae/Verilog设计示例(王金明)/chap3/adder4.ndb
TVerrilog_Exae/Verilog设计示例(王金明)/chap3/adder4.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap3/adder_tp.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap3/aoi.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap3/count4.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap3/count4_tp.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap5/adder.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap5/adder16.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap5/alu.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap5/block.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap5/buried_ff.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap5/compile.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap5/count.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap5/count60.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap5/decode4_7.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap5/loop1.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap5/loop2.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap5/loop3.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap5/mult_for.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap5/mult_repeat.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap5/mux21_1.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap5/mux21_2.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap5/mux4_1.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap5/mux_casez.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap5/non_block.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap5/test.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap5/voter7.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap5/wave1.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap5/wave2.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap6/alutask.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap6/alu_tp.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap6/code_83.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap6/count.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap6/funct.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap6/funct_tp.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap6/paral1.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap6/paral2.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap6/serial1.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap6/serial2.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap7/add4_1.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap7/add4_2.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap7/add4_3.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap7/count4.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap7/full_add1.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap7/full_add2.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap7/full_add3.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap7/full_add4.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap7/full_add5.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap7/half_add1.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap7/half_add2.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap7/half_add3.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap7/half_add4.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap7/mux2_1a.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap7/mux2_1b.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap7/mux2_1c.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap7/mux4_1a.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap7/mux4_1b.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap7/mux4_1c.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap7/mux4_1d.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap8/add8_tp.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap8/carry_udp.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap8/carry_udpx1.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap8/carry_udpx2.v
TVerrilog_Exae/Verilog设计示例(王金明)/chap8/count8_tp.v
TVerrilog_Exa

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