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SDRAM 的原理和时序
- 、 数据输出（读） 在选定列地址后，就已经确定了具体的存储单元，剩下的事情就是数据通过数据 I/O通道 （DQ）输出到内存总线上了。但是在 CAS 发出之后，仍要经过一定的时间才能有数据输出， 从 CAS与读取命令发出到第一笔数据输出的这段时间，被定义为 CL（CAS Latency，CAS潜 伏期）。由于 CL只在读取时出现，所以 CL又被称为读取潜伏期（RL，Read Latency）。CL 的单位与 tRCD一样，为时钟周期数，具体耗时由时钟频率决定。