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文件名称:verilog

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2012-11-16
  • 文件大小：
    3.24kb
  • 已下载：
    0次
  • 提 供 者：
    鲁***
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

verilog HDL 入门学习的源代码。

包括双向语法，计数器，状态机，锁存器，uart等-Introduction to learning verilog HDL source code. Including two-way grammar, counters, state machines, latches, uart, etc.
相关搜索： verilog UART

(系统自动生成,下载前可以参看下载内容)

下载文件列表

verilog/bidir.v
verilog/count.v
verilog/fsm.v
verilog/latch_1.v
verilog/latch_8.v
verilog/mux4_1.v
verilog/state_machine.v
verilog/UART.v
verilog

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