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文件名称:ep1c12_15_clock

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
  • 上传时间：
    2012-11-30
  • 文件大小：
    71.15kb
  • 已下载：
    0次
  • 提 供 者：
    无*****
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

数字钟设计：该程序完成了在Quartus Ⅱ上使用VHDL语言实现的24小时数字钟设计-Digital clock design: the process is complete Quartus Ⅱ a digital clock using VHDL language design
(系统自动生成,下载前可以参看下载内容)

下载文件列表

ep1c12_15_clock/clock.asm.rpt
ep1c12_15_clock/clock.cdf
ep1c12_15_clock/clock.done
ep1c12_15_clock/clock.fit.eqn
ep1c12_15_clock/clock.fit.rpt
ep1c12_15_clock/clock.fit.summary
ep1c12_15_clock/clock.flow.rpt
ep1c12_15_clock/clock.map.eqn
ep1c12_15_clock/clock.map.rpt
ep1c12_15_clock/clock.map.summary
ep1c12_15_clock/clock.pin
ep1c12_15_clock/clock.pof
ep1c12_15_clock/clock.qpf
ep1c12_15_clock/clock.qsf
ep1c12_15_clock/clock.qws
ep1c12_15_clock/clock.sim.rpt
ep1c12_15_clock/clock.sof
ep1c12_15_clock/clock.tan.rpt
ep1c12_15_clock/clock.tan.summary
ep1c12_15_clock/clock.vhd
ep1c12_15_clock/clock.vwf
ep1c12_15_clock/cmp_state.ini
ep1c12_15_clock/stp1.stp
ep1c12_15_clock/transcript
ep1c12_15_clock/_desktop.ini
ep1c12_15_clock

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