文件名称:clock
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- 上传时间：2013-01-03
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时钟分配电路，输入为时钟信号CLK，输出为信号F0~F5，这六个信
号中只允许有一个为高电平，F0、F2、F4的持续时间为2个CLK，F1、F3、F5的持续时间为4个CLK。
-A clock distribution circuit, the input clock signal CLK, the output signal F0 ~~ F5, the six signal only allowed to have a high level, F0, F2, F4 duration of two CLK, F1, F3, F5 duration of four CLK.
号中只允许有一个为高电平，F0、F2、F4的持续时间为2个CLK，F1、F3、F5的持续时间为4个CLK。
-A clock distribution circuit, the input clock signal CLK, the output signal F0 ~~ F5, the six signal only allowed to have a high level, F0, F2, F4 duration of two CLK, F1, F3, F5 duration of four CLK.
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