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文件名称:counter

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
  • 上传时间：
    2013-01-04
  • 文件大小：
    937byte
  • 已下载：
    0次
  • 提 供 者：
    君***
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

将50MHz时钟信号分频为1Hz,对1Hz方波信号进行计数，并利用4连体数码管进行动态显示-50MHz clock signal at a frequency of 1Hz, to count the 1 Hz square wave signal, and using 4 Siamese digital tube dynamic display
(系统自动生成,下载前可以参看下载内容)

下载文件列表

counter.vhd

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