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文件名称:scr

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2013-03-16
  • 文件大小：
    597byte
  • 已下载：
    0次
  • 提 供 者：
    ziranqi********
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

60进制计数器同步置位30异步复位 modelsim仿真代码含激励 自己写的 可用 仅供参考入门-60 binary counter 30 the asynchronous reset modelsim simulation code containing motivate yourself to write synchronization set can be used for reference only entry
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