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文件名称:add_tree

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [ASM] [源码]
  • 上传时间：
    2013-03-27
  • 文件大小：
    38.55kb
  • 已下载：
    0次
  • 提 供 者：
    冷****
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

加法树的源代码，是乘法和除法的基础，也即数字电路的verilog基础代码，已经仿真过，完全正确-Adder tree source code, multiplication and division, digital circuit verilog code base simulation entirely correct
(系统自动生成,下载前可以参看下载内容)

下载文件列表

add_tree/add_tree.v
add_tree/add_tree.v.bak
add_tree/add_tree.v.cr.mti
add_tree/add_tree.v.mpf
add_tree/tb_top.v
add_tree/tb_top.v.bak
add_tree/vsim.wlf
add_tree/work/@_opt/vopt1geiv3
add_tree/work/@_opt/vopt5f2cw3
add_tree/work/@_opt/vopt5g8eb2
add_tree/work/@_opt/vopt80ybb2
add_tree/work/@_opt/vopt8zq9w3
add_tree/work/@_opt/voptcfd5w3
add_tree/work/@_opt/voptfz22w3
add_tree/work/@_opt/voptgg45v3
add_tree/work/@_opt/voptj0t1v3
add_tree/work/@_opt/voptqgfyt3
add_tree/work/@_opt/voptt05vt3
add_tree/work/@_opt/_deps
add_tree/work/add_tree/verilog.asm
add_tree/work/add_tree/verilog.rw
add_tree/work/add_tree/_primary.dat
add_tree/work/add_tree/_primary.dbs
add_tree/work/add_tree/_primary.vhd
add_tree/work/top/verilog.asm
add_tree/work/top/verilog.rw
add_tree/work/top/_primary.dat
add_tree/work/top/_primary.dbs
add_tree/work/top/_primary.vhd
add_tree/work/_info
add_tree/work/_vmake
add_tree/work/@_opt
add_tree/work/add_tree
add_tree/work/top
add_tree/work/_temp
add_tree/work
add_tree

相关说明

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