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文件名称:clock_timer

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2013-04-07
  • 文件大小：
    56.15kb
  • 已下载：
    0次
  • 提 供 者：
    d*****
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
电信下载 联通下载
别用迅雷、360浏览器下载。
如迅雷强制弹出，可右键点击选“另存为”。
失败请重下，重下不扣分。
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

时钟，计时器，23小时59分59秒的时钟，可自动进位计时，Verilog编写-Clock, timer, 23 hours, 59 minutes, 59 seconds of clock, automatic binary timing, Verilog prepared
(系统自动生成,下载前可以参看下载内容)

下载文件列表

clock_timer/
clock_timer/clock_timer.asm.rpt
clock_timer/clock_timer.bsf
clock_timer/clock_timer.done
clock_timer/clock_timer.dpf
clock_timer/clock_timer.fit.rpt
clock_timer/clock_timer.fit.smsg
clock_timer/clock_timer.fit.summary
clock_timer/clock_timer.flow.rpt
clock_timer/clock_timer.map.rpt
clock_timer/clock_timer.map.summary
clock_timer/clock_timer.pin
clock_timer/clock_timer.pof
clock_timer/clock_timer.qpf
clock_timer/clock_timer.qsf
clock_timer/clock_timer.qws
clock_timer/clock_timer.sof
clock_timer/clock_timer.tan.rpt
clock_timer/clock_timer.tan.summary
clock_timer/clock_timer.v
clock_timer/clock_timer.v.bak
clock_timer/clock_timer_assignment_defaults.qdf
clock_timer/db/
clock_timer/db/clock_timer.db_info
clock_timer/db/clock_timer.eco.cdb
clock_timer/db/clock_timer.map.qmsg
clock_timer/db/clock_timer.sld_design_entry.sci
clock_timer/fpga_starter_pin.tcl

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