文件名称:clock
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- 上传时间:2013-04-17
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Verilog 编写的60进制的计数器,可以用来设计数字钟、频率计等-count_60 for digital clock using Verilog
(系统自动生成,下载前可以参看下载内容)
下载文件列表
新建文件夹/count_60.txt
新建文件夹/count_24.txt
新建文件夹/分频器.txt
新建文件夹
新建文件夹/count_24.txt
新建文件夹/分频器.txt
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