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文件名称:verilog

  • 所属分类：
    software engineering
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2013-04-18
  • 文件大小：
    154.86kb
  • 已下载：
    1次
  • 提 供 者：
    马***
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

用verilog设计的存储器，可以读入数据，读出数据，是集成电路重要运用单元-Design with verilog memory that can be read into the data, read data is important IC with Cell
(系统自动生成,下载前可以参看下载内容)

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新建文件夹/ram.v
新建文件夹/verilog数据转换.wps
新建文件夹/用Verilog_HDL设计计数器.docx
新建文件夹/

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