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文件名称:Chapter15-Adder

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2013-05-08
  • 文件大小：
    1.85kb
  • 已下载：
    0次
  • 提 供 者：
    v***
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

书籍《精通Verilog HDL语言编程》中第15章的程序实例代码，是关于常用加法器的设计的，对于初学者有一定的帮助-Books "Proficient in Verilog HDL language programming" in Chapter 15 of the procedure code, common adder design have some help for beginners
(系统自动生成,下载前可以参看下载内容)

下载文件列表

第15章 常用加法器设计/
第15章 常用加法器设计/carry_chain_adder.v
第15章 常用加法器设计/carry_skip_adder.v
第15章 常用加法器设计/ripple_carry_adder.v

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