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文件名称:DDS_SYS_CLK100M

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
  • 上传时间：
    2013-05-12
  • 文件大小：
    2.61mb
  • 已下载：
    0次
  • 提 供 者：
    zhang*****
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

基于FPGA的信号源设计，100M时钟，32位相位累加，能产生正玄波、方波，三角波，锯齿波，频率可调，频率范围0.03HZ-15MHZ。-FPGA-based signal source design, 100M clock, 32-bit phase accumulation can produce sine wave, square wave, triangle wave, sawtooth, adjustable frequency, the frequency range 0.03 Hz-15MHz.
(系统自动生成,下载前可以参看下载内容)

下载文件列表

DDS_SYS/1024_10.mif
DDS_SYS/1024_10_512.mif
DDS_SYS/beipin.bsf
DDS_SYS/beipin.cmp
DDS_SYS/beipin.ppf
DDS_SYS/beipin.qip
DDS_SYS/beipin.vhd
DDS_SYS/boxin_set.bsf
DDS_SYS/boxin_set.vhd
DDS_SYS/boxin_set.vhd.bak
DDS_SYS/data_rom.bsf
DDS_SYS/data_rom.vhd
DDS_SYS/data_rom.vhd.bak
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DDS_SYS/db/add_sub_6ch.tdf
DDS_SYS/db/add_sub_lkc.tdf
DDS_SYS/db/add_sub_mkc.tdf
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